[發明專利]半導體器件及其制造方法

有效

• 申請號: 201310388631.0
• 申請日: 2013-08-30
• 公開（公告）號: CN104425601B
• 公開（公告）日: 2018-02-16
• 發明（設計）人: 朱慧瓏
• 申請（專利權）人: 中國科學院微電子研究所
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L29/417;H01L29/423;H01L21/336
• 代理公司: 中科專利商標代理有限責任公司11021
• 代理人: 倪斌

技術領域

本公開涉及半導體領域，更具體地，涉及一種組合SOI和FinFET優點的半導體器件及其制造方法。

背景技術

為了應對半導體器件的不斷小型化所帶來的挑戰，如短溝道效應等，已經提出了多種高性能器件，例如SOI(絕緣體上半導體)器件和FinFET(鰭式場效應晶體管)等。

SOI器件中由于埋入氧化物(BOX)的存在，可以抑制短溝道效應。另外，通過ET-SOI(極薄-絕緣體上半導體)技術，可以實現全耗盡(FD)SOI器件。但是，SOI包括ET-SOI的成本較高，且性能受限。

FinFET是一種立體型器件，包括在襯底上豎直形成的鰭(fin)，可以在鰭中形成器件的溝道。由于可以提升鰭的高度而不增加其占用面積(footprint)，從而可以增加每單位占用面積的電流驅動能力。但是，鰭的高度通常在晶片上保持一致而難以單獨調節，從而難以調節晶片上形成的集成電路中各單獨器件的驅動能力。

發明內容

鑒于上述問題，本公開的目的至少在于提供一種半導體器件及其制造方法。

根據本公開的一個方面，提供了一種半導體器件，包括：絕緣體上半導體(SOI)襯底，包括基底襯底、埋入電介質層和SOI層；在SOI襯底上設置的有源區，該有源區包括第一子區和第二子區，其中第一子區包括第一鰭狀部，第二子區包括與第一鰭狀部相對的第二鰭狀部，且第一子區和第二子區中至少之一包括橫向延伸部；設于第一鰭狀部和第二鰭狀部之間的背柵；夾于背柵與各鰭狀部之間的背柵介質層；以及在有源區上形成的柵堆疊。

根據本公開的另一方面，提供了一種制造半導體器件的方法，包括：在絕緣體上半導體SOI襯底上設置有源區，其中，SOI襯底包括基底襯底、埋入電介質層和SOI層；形成貫穿有源區的背柵槽，該背柵槽將有源區分為第一子區和第二子區；在背柵槽的側壁上形成背柵介質層；向背柵槽中填充導電材料，形成背柵；對有源區進行構圖，以在第一子區和第二子區中分別形成第一鰭狀部和第二鰭狀部，且在第一子區和第二子區至少之一中形成橫向延伸部，其中第一和第二鰭狀部分別位于背柵槽的相對側壁上；以及在構圖后的有源區上形成柵堆疊

根據本公開的實施例，有源區可以包括橫向延伸部和鰭狀部。一方面，通過鰭狀部，可以實現類似FinFET的優點，例如提升每單位占用面積的器件增益性能。另一方面，通過橫向延伸部，可以容易地調整器件的溝道寬度。

附圖說明

通過以下參照附圖對本公開實施例的描述，本公開的上述以及其他目的、特征和優點將更為清楚，在附圖中：

圖1是示出了根據本公開實施例的有源區設置的透視圖；

圖2是示出了根據本公開實施例的通過在圖1的有源區上形成柵堆疊而獲得的半導體器件的透視圖；

圖3是示出了根據本公開另一實施例的有源區設置的透視圖；

圖4(a)是示出了根據本公開實施例的通過在圖3的有源區上形成柵堆疊而獲得的半導體器件的透視圖，圖4(b)是圖4(a)的半導體器件沿中部剖開后的透視圖；以及

圖5-19是示出了根據本公開另一實施例的制造半導體器件的流程中多個階段的示意圖；以及

圖20示出了通過淺溝槽隔離(STI)來限定圖19中半導體器件的橫向延伸部寬度的示例。

具體實施方式

以下，將參照附圖來描述本公開的實施例。但是應該理解，這些描述只是示例性的，而并非要限制本公開的范圍。此外，在以下說明中，省略了對公知結構和技術的描述，以避免不必要地混淆本公開的概念。

在附圖中示出了根據本公開實施例的各種結構示意圖。這些圖并非是按比例繪制的，其中為了清楚表達的目的，放大了某些細節，并且可能省略了某些細節。圖中所示出的各種區域、層的形狀以及它們之間的相對大小、位置關系僅是示例性的，實際中可能由于制造公差或技術限制而有所偏差，并且本領域技術人員根據實際所需可以另外設計具有不同形狀、大小、相對位置的區域／層。

在本公開的上下文中，當將一層／元件稱作位于另一層／元件“上”時，該層／元件可以直接位于該另一層／元件上，或者它們之間可以存在居中層／元件。另外，如果在一種朝向中一層／元件位于另一層／元件“上”，那么當調轉朝向時，該層／元件可以位于該另一層／元件“下”。