[發明專利]在半導體結構中形成材料層的方法

有效

• 申請號: 201310386403.X
• 申請日: 2013-08-30
• 公開（公告）號: CN103681351A
• 公開（公告）日: 2014-03-26
• 發明（設計）人: C·格拉斯;M·特倫茨施;B·巴哈;P·科羅頓泰勒
• 申請（專利權）人: 格羅方德半導體公司
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L21/3105
• 代理公司: 北京戈程知識產權代理有限公司 11314
• 代理人: 程偉;王錦陽

技術領域

一般而言，本發明涉及集成電路領域，尤其涉及在半導體結構上形成材料。

背景技術

集成電路通常包括大量電路組件，其尤其包括場效應晶體管。在一場效應晶體管中，可通過柵極絕緣層而將柵極電極與溝道區分離，該分離提供該柵極電極與該溝道區之間的電性絕緣。在鄰近該溝道區處形成源極區域及漏極區域。該溝道區域、該源極區域以及該漏極區域可在半導體材料中形成，其中，該溝道區域的摻雜與該源極區域及該漏極區域的摻雜相反。這樣，在該源極區域與該溝道區域之間以及在該溝道區域與該漏極區域之間具有pn過渡。

依據施加于該柵極電極的電壓，可在開啟狀態（其中，在該源極區域與該漏極區域之間具有較高的電導）與關閉狀態（其中，在該源極區域與該漏極區域之間具有較低的電導）之間切換該場效應晶體管。依據溝道區域的摻雜，人們可區分n溝道晶體管（其中，在開啟狀態中源極區域與漏極區域之間的電導基本由電子提供）與p溝道晶體管（其中，在源極區域與漏極區域之間的電導基本由空穴提供）。

在場效應晶體管的小型化中，可能產生特定的問題。該些問題可能包括溝道區域的電導降低。業界建議設置包括硅-鍺的溝道區域以增加溝道區域的電導。尤其，硅-鍺可提供較大的空穴遷移率，從而使硅-鍺溝道區域尤其有助于增加p溝道晶體管的溝道區域的電導。

在場效應晶體管的小型化中可能發生的進一步問題可能包括晶體管的驅動電流對溝道長度的依賴。驅動電流受柵極電極與溝道區域之間的電容影響，該影響相應依賴于柵極絕緣層的厚度及其介電常數。

傳統上，柵極絕緣層由二氧化硅構成。不過，以當前集成電路中使用的場效應晶體管的尺寸，要求由基本純的二氧化硅構成的柵極絕緣層須具有極小厚度，以使晶體管獲得適當的驅動電流。不過，極薄的柵極絕緣層可能具有與其關聯的問題，其尤其包括由穿透該柵極絕緣層的載流子穿隧引起的漏電流。為避免此類問題，與二氧化硅相比具有較大介電常數的材料（表示為“高k材料”）可用于形成柵極絕緣層。與具有較低介電常數的相同厚度的柵極絕緣層相比，柵極絕緣層的較高介電常數可增加柵極電極與溝道區之間的電容，因此柵極絕緣層的較大介電常數允許以柵極絕緣層的較大厚度獲得較高電容。

包括高k材料的柵極絕緣層可包括形成于硅-鍺或硅溝道區上的較薄的二氧化硅層，以及形成于該二氧化硅層上的高k材料層。該二氧化硅層可將該硅-鍺或硅溝道區的表面鈍化，且其與在該溝道區的半導體材料上直接沉積高k材料相比，可降低接口態的程度。

不過，如上所述的包括高k材料的柵極絕緣層的場效應晶體管可具有與其關聯的特定問題。

在柵極絕緣層的二氧化硅與溝道區域之間的接口處，可發生柵極氧化物完整性（Gate?Oxide?Integrity；GOI）缺陷，其包括具有局部降低的柵極絕緣層擊穿電壓的位置。GOI缺陷可增加失效機制的可能性，例如時間相關介電擊穿（Time?Dependent?Dielectric?Breakdown；TDDP），其中，柵極絕緣層的介電擊穿是由長時間施加較低電場引發。

如上所述的具有包括高k材料的柵極絕緣層的場效應晶體管中可能發生的問題也可包括偏壓溫度不穩定性（Bias?Temperature?Instability；BTI）。BTI（包括p溝道晶體管中的負偏壓溫度不穩定性（Negative?Bias?Temperature?Instability；NBTI）以及n溝道晶體管中的正偏壓溫度不穩定性（Positive?Bias?Temperature?Instability；PBTI））可導致晶體管的閾值電壓在一段時間內變化，其可負面影響設置該晶體管的集成電路的功能性。在溝道區城與柵極絕緣層之間的接口處的缺陷及/或柵極絕緣層內的缺陷，尤其是柵極絕緣層中的二氧化硅層內的缺陷，可增加發生偏壓溫度不穩定性的可能性。

將柵極絕緣層的厚度及/或包括二氧化硅的柵極絕緣層的部分的厚度增加可提升柵極氧化物完整性，尤其是相對于時間相關介電擊穿以及偏壓溫度不穩定性。不過，增加柵極絕緣層的厚度可負面影響柵極電極與溝道區城之間的電容，且可能導致場效應晶體管的閾值電壓增加。這樣負面影響了該場效應晶體管的性能，且可能發生違反規格限制。盡管通過將柵極絕緣層中二氧化硅的增加的厚度與氮化結合可減輕該些問題的其中一些，但該氮化可與設置該場效應晶體管的集成電路裝置的劣化關聯，且會增加制造成本。針對上述情形，本發明涉及能夠提升柵極絕緣層的質量的制造技術，尤其是除了包括與二氧化硅相比具有較大介電常數的材料層外還包括二氧化硅層的柵極絕緣層中二氧化硅的質量，同時避免或至少減輕一個或多個上述問題的影響。