[發明專利]半導體器件及其制造方法

有效

• 申請號: 201310384818.3
• 申請日: 2013-08-29
• 公開（公告）號: CN103681616B
• 公開（公告）日: 2018-06-26
• 發明（設計）人: 北尾良平;土屋泰章
• 申請（專利權）人: 瑞薩電子株式會社
• 主分類號: H01L23/538
• 分類號: H01L23/538;H01L21/768
• 代理公司: 中原信達知識產權代理有限責任公司 11219
• 代理人: 李蘭;孫志湧

本發明涉及一種半導體器件及其制造方法。提供了實現高度集成采用TSV技術的半導體器件的技術。貫通電極由具有第一直徑并且形成在半導體晶片的主表面上的小直徑貫通電極和具有比上述第一直徑大的第二直徑并且形成在半導體晶片的背表面側上的大直徑貫通電極構成，并且在平面圖中，小直徑貫通電極布置在大直徑貫通電極的內部，使得在平面圖中，小直徑貫通電極的中心位置和大直徑貫通電極的中心位置彼此不重合。

相關申請的交叉參考

于2012年8月29日提交的日本專利申請2012-189177的公開，包括說明書、附圖和摘要，作為參考以其全部在此并入。

技術領域

本發明涉及一種半導體器件及其制造技術，以及，例如，可以適用于制造三維多功能器件所要求的TSV（Through Silicon Vias：貫通硅通孔）技術。

背景技術

已知作為用來實現三維多功能器件的重要技術的TSV技術。該TSV技術是用來形成垂直于厚度方向貫穿半導體襯底的貫通電極（through electrode）的技術。

例如，日本專利特開No.2005-294582（專利文獻1）公開了一種半導體器件，包括由小直徑插塞和大直徑插塞構成的貫通電極。從硅（Si）襯底突出的小直徑插塞的突出部分（下表面）貫穿到大直徑插塞的頂表面中，并且小直徑插塞的頂表面與第一布線耦合。

發明內容

當在硅（Si）襯底中形成從硅（Si）襯底的主表面貫穿到主表面的相反側上的背表面的貫通電極時，由于構成貫通電極的金屬導體和硅（Si）的熱膨脹系數的差異，而在貫通電極周圍的硅（Si）襯底中產生了變形。因此，在貫通電極的周圍產生了限制半導體元件布置的區域（排除區域（keep out zone））。另外，由于多個信號布線不能布置在貫通電極的正上方，所以在布線布局時會產生約束。這種問題在促進采用TSV技術的半導體器件的高度集成時具有不利影響。

通過本說明書的描述和附圖，其它問題和新特征將變得更清楚。

根據一個實施例，貫通電極由形成在半導體襯底的主表面一側上的小直徑貫通電極和形成在半導體襯底的背表面一側上的大直徑貫通電極構成，并且在平面圖中，小直徑貫通電極布置在大直徑貫通電極的內部，使得在平面圖中，小直徑貫通電極的中心位置和大直徑貫通電極的中心位置彼此不重合。

根據一個實施例，可以實現采用TSV技術的半導體器件的高度集成。

附圖說明

圖1是根據第一實施例的包括TSV的半導體器件的主要部分截面圖；

圖2是根據第一實施例的半導體器件的主要部分背表面視圖；

圖3是示出根據第一實施例的半導體器件的制造步驟期間的半導體器件的一部分的放大主要部分截面圖；

圖4是在圖3之后的半導體器件的制造步驟期間，與圖3中相同的部分的主要部分截面圖；

圖5是在圖4之后的半導體器件的制造步驟期間，與圖3中相同的部分的主要部分截面圖；

圖6是在圖5之后的半導體器件的制造步驟期間，與圖3中相同的部分的主要部分截面圖；

圖7是在圖6之后的半導體器件的制造步驟期間，與圖3中相同的部分的主要部分截面圖；

圖8是在圖7之后的半導體器件的制造步驟期間，與圖3中相同的部分的主要部分截面圖；

圖9是在圖8之后的半導體器件的制造步驟期間，與圖3中相同的部分的主要部分截面圖；

圖10是在圖9之后的半導體器件的制造步驟期間，與圖3中相同的部分的主要部分截面圖；