[發(fā)明專利]基于DS4212的時(shí)鐘電路

有效

• 申請(qǐng)?zhí)枺?/td>: 201310383518.3
• 申請(qǐng)日: 2013-08-29
• 公開（公告）號(hào): CN103427796A
• 公開（公告）日: 2013-12-04
• 發(fā)明（設(shè)計(jì)）人: 胡鋼;邱昆
• 申請(qǐng)（專利權(quán)）人: 成都成電光信科技有限責(zé)任公司
• 主分類號(hào): H03K3/017
• 分類號(hào): H03K3/017
• 代理公司: 成都行之專利代理事務(wù)所(普通合伙) 51220
• 代理人: 謝敏

技術(shù)領(lǐng)域

本發(fā)明涉及一種時(shí)鐘電路，更具體的說(shuō)是涉及一種基于DS4212的時(shí)鐘電路。

背景技術(shù)

由于光纖通信具有容量大、傳送信息質(zhì)量高、傳輸距離遠(yuǎn)、性能穩(wěn)定、房電磁?、抗腐蝕能力強(qiáng)等優(yōu)點(diǎn)。而光纖通道是一種高性能的串行傳輸協(xié)議，具有高寬帶、高實(shí)時(shí)性的特點(diǎn)，已經(jīng)成為新一代先進(jìn)綜合電子系統(tǒng)網(wǎng)絡(luò)互連的首選方案。光纖數(shù)據(jù)卡作為電子系統(tǒng)與網(wǎng)絡(luò)的接口，是構(gòu)成電子網(wǎng)絡(luò)的關(guān)鍵部分，其研究已經(jīng)成為重要且迫切的任務(wù)。光纖數(shù)據(jù)卡內(nèi)時(shí)鐘的抖動(dòng)對(duì)數(shù)據(jù)卡的性能的影響極大。其時(shí)鐘的抖動(dòng)對(duì)光纖數(shù)據(jù)卡來(lái)說(shuō)越低越好。

發(fā)明內(nèi)容

本發(fā)明提供一種基于DS4212的時(shí)鐘電路，其基于芯片DS4212設(shè)計(jì)，其具有極低的相位抖動(dòng)和相位噪聲，且采用LVPECL差分輸出，可為光纖數(shù)據(jù)卡內(nèi)的FPGA提供高質(zhì)量的參考時(shí)鐘。

為解決上述的技術(shù)問題，本發(fā)明采用以下技術(shù)方案：

基于DS4212的時(shí)鐘電路，它包括芯片DS4212，所述的芯片DS4212的引腳OE和引腳VCC之間連接有電阻R1且引腳VCC連接在VCC上，所述的引腳VCC上連接有電容C1、電容C2和電阻R2，所述的電阻R2的另一端接地，所述的電容C2并聯(lián)在電容C1的兩端，所述的芯片DS4212的引腳OUTN和引腳OUTP上均連接有分壓電路。

本發(fā)明基于芯片DS4212設(shè)計(jì)而成，芯片DS4212為高精度的差分時(shí)鐘芯片，其具有極低的相位抖動(dòng)和相位噪聲。分壓電路對(duì)引腳OUTN和引腳OUTP上的電壓進(jìn)行分壓，避免過壓的產(chǎn)生。電容C2和電容C1的并聯(lián)，可增大容量的同時(shí)也可對(duì)滿足高頻特性，也可減少電路的噪聲。且輸出采用LVPECL差分輸出，LVPECL即低電壓偽發(fā)射極耦合邏輯，輸出的時(shí)鐘為212.5MHZ，可為FPGA提供高質(zhì)量的參考時(shí)鐘。

更進(jìn)一步的技術(shù)方案是:

所述的引腳OUTN上的分壓電路包括電阻R3和電阻R4，所述的電阻R3的電阻R4的一端均連接在引腳OUTN上，所述的電阻R3的另一端接地，所述的電阻R4的另一端連接在VCC上。利用電阻R3和電阻R4對(duì)引腳OUTN上的電壓進(jìn)行分壓，可避免過壓的狀況。

所述的電阻R3和電阻R4的比值為2:5。

所述的引腳OUTP上的分壓電路包括電阻R5和電阻R6，所述的電阻R5的電阻R6的一端均連接在引腳OUTP上，所述的電阻R6的另一端接地，所述的電阻R5的另一端連接在VCC上。利用電阻R5和電阻R6對(duì)引腳OUTP上的電壓進(jìn)行分壓，可避免過壓的狀況。

所述的電阻R5和電阻R的比值為5:2。

所述的芯片DS4212的引腳GND接地。

與現(xiàn)有技術(shù)相比，本發(fā)明的有益效果是：本發(fā)明基于芯片DS4212設(shè)計(jì)，其具有極低的相位抖動(dòng)和相位噪聲，且采用LVPECL差分輸出，可為光纖數(shù)據(jù)卡內(nèi)的FPGA提供高質(zhì)量的參考時(shí)鐘。

附圖說(shuō)明

下面結(jié)合附圖和具體實(shí)施方式對(duì)本發(fā)明作進(jìn)一步詳細(xì)說(shuō)明。

圖1為本發(fā)明的電路原理圖。

具體實(shí)施方式

下面結(jié)合附圖對(duì)本發(fā)明作進(jìn)一步的說(shuō)明。本發(fā)明的實(shí)施方式包括但不限于下列實(shí)施例。

[實(shí)施例]

如圖1所示的基于DS4212的時(shí)鐘電路，它包括芯片DS4212，所述的芯片DS4212的引腳OE和引腳VCC之間連接有電阻R1且引腳VCC連接在VCC上，所述的引腳VCC上連接有電容C1、電容C2和電阻R2，所述的電阻R2的另一端接地，所述的電容C2并聯(lián)在電容C1的兩端，所述的芯片DS4212的引腳OUTN和引腳OUTP上均連接有分壓電路。

所述的引腳OUTN上的分壓電路包括電阻R3和電阻R4，所述的電阻R3的電阻R4的一端均連接在引腳OUTN上，所述的電阻R3的另一端接地，所述的電阻R4的另一端連接在VCC上。

所述的電阻R3和電阻R4的比值為2:5。

所述的引腳OUTP上的分壓電路包括電阻R5和電阻R6，所述的電阻R5的電阻R6的一端均連接在引腳OUTP上，所述的電阻R6的另一端接地，所述的電阻R5的另一端連接在VCC上。

所述的電阻R5和電阻R的比值為5:2。

所述的芯片DS4212的引腳GND接地。

如上所述即為本發(fā)明的實(shí)施例。本發(fā)明不局限于上述實(shí)施方式，任何人應(yīng)該得知在本發(fā)明的啟示下做出的結(jié)構(gòu)變化，凡是與本發(fā)明具有相同或相近的技術(shù)方案，均落入本發(fā)明的保護(hù)范圍之內(nèi)。