[發(fā)明專利]重摻雜P型襯底背封工藝方法

有效

• 申請?zhí)枺?/td>: 201310382900.2
• 申請日: 2013-08-28
• 公開（公告）號: CN104425248B
• 公開（公告）日: 2017-10-27
• 發(fā)明（設計）人: 白曉娜;王根毅
• 申請（專利權）人: 無錫華潤上華科技有限公司
• 主分類號: H01L21/331
• 分類號: H01L21/331
• 代理公司: 廣州華進聯(lián)合專利商標代理有限公司44224
• 代理人: 鄧云鵬

技術領域

本發(fā)明涉及半導體領域，特別是涉及一種重摻雜P型襯底背封工藝方法。

背景技術

在高壓穿通型（PT型）絕緣柵雙極型晶體管（Insulated Gate Bipolar Transistor，IGBT）的生產過程中，通常使用的晶圓的襯底為重摻雜P型基片，使用的晶圓的外延片一般為電阻率較大的N型外延片。重摻雜P型基片是指摻雜濃度較大，電阻率基本在0.001ohm.cm～0.005ohm.cm的摻硼的基片。重摻雜P型基片結合N型外延片制造的IGBT器件，能夠更好的優(yōu)化IGBT器件的性能。然而在實際的制造工藝中，在設備中會同時引入多個襯底，生產過程中容易造成襯底中的重摻雜P型基片中的P型雜質擴散到另一襯底的外延片中，影響外延層的摻雜類型和摻雜濃度，從而影響產品的性能。

發(fā)明內容

基于此，有必要提供一種防止重摻雜P型基片雜質擴散的重摻雜P型襯底背封工藝方法。

一種重摻雜P型襯底背封工藝方法，包括以下步驟：

提供重摻雜P型襯底，所述重摻雜P型襯底包括層疊的重摻雜P型基片和N型外延層；

在所述重摻雜P型襯底的外面形成氧化層，所述氧化層包覆所述重摻雜P型襯底；

在所述氧化層的外面形成多晶硅層，所述多晶硅層包覆所述氧化層；

去除所述N型外延層遠離所述重摻雜P型基片的一側的多晶硅；

去除所述N型外延層遠離所述重摻雜P型基片的一側的氧化物。

在其中一個實施例中，所述氧化層采用爐管常壓氧化法形成。

在其中一個實施例中，所述爐管常壓氧化法的溫度為750℃～1100℃，氧化的時間為60min～180min。

在其中一個實施例中，所述氧化層的厚度為8000埃～13000埃。

在其中一個實施例中，所述多晶硅層采用低壓化學氣相淀積法形成。

在其中一個實施例中，所述低壓化學氣相淀積法的氣源為SiH₄。

在其中一個實施例中，所述多晶硅層的厚度為6000埃～12000埃。

在其中一個實施例中，所述去除所述N型外延層遠離所述重摻雜P型基片的一側的多晶硅的操作中，采用干法刻蝕去除所述多晶硅。

在其中一個實施例中，干法刻蝕可以為等離子體刻蝕工藝。

在其中一個實施例中，所述去除所述N型外延層遠離所述重摻雜P型基片的一側的氧化物的操作中，采用濕法腐蝕去除所述氧化物。

上述重摻雜P型襯底背封工藝方法，刻蝕掉N型外延層遠離重摻雜P型基片的一側的氧化物和多晶硅后，重摻雜P型基片遠離N型外延層的一側的表面、重摻雜P型基片的側面以及N型外延層的側面都被層疊的氧化物和多晶硅覆蓋。層疊的氧化物和多晶硅作為保護層，能夠有效防止重摻雜P型基片中的P型雜質擴散到N型外延層。

附圖說明

圖1為一實施方式的重摻雜P型襯底背封工藝方法的流程圖；

圖2至圖6為對應于圖1所示的流程過程的結構變化示意圖。

具體實施方式

為使本發(fā)明的上述目的、特征和優(yōu)點能夠更加明顯易懂，下面結合附圖對本發(fā)明的具體實施方式做詳細的說明。在下面的描述中闡述了很多具體細節(jié)以便于充分理解本發(fā)明。但是本發(fā)明能夠以很多不同于在此描述的其它方式來實施，本領域技術人員可以在不違背本發(fā)明內涵的情況下做類似改進，因此本發(fā)明不受下面公開的具體實施的限制。

如圖1所示，一實施方式的重摻雜P型襯底背封工藝方法，包括以下步驟：

S10、提供重摻雜P型襯底。

請參考圖2，重摻雜P型襯底10包括層疊的重摻雜P型基片12和N型外延層14。

重摻雜P型基片12中P型雜質可以為硼（B）。重摻雜P型基片12的電阻率可以為0.001ohm.cm～0.005ohm.cm。N型外延層14中N型雜質可以為磷（P）或砷（As）。N型外延層14的電阻率可以為50ohm.cm～110ohm.cm。

S20、在重摻雜P型襯底的外面形成氧化層，氧化層包覆重摻雜P型襯底。

在重摻雜P型襯底10的表面形成氧化層20后的結構如圖3所示。