[發明專利]MOS晶體管及其形成方法

在審

• 申請號: 201310380216.0
• 申請日: 2013-08-27
• 公開（公告）號: CN104425271A
• 公開（公告）日: 2015-03-18
• 發明（設計）人: 虞肖鵬
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L29/78;H01L29/51
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 駱蘇華

技術領域

本發明涉及半導體技術領域，尤其涉及MOS晶體管及其形成方法。

背景技術

隨著半導體制造技術以及相關配套技術的不斷發展進步，在單位面積內容納的晶體管數目不斷增加，集成電路集成度越來越高，每個晶體管的尺寸越來越小。當晶體管尺寸縮小時，其柵極的長度也會隨之變短。但是隨著柵極長度的縮短，在離子注入過程中，出現了很多影響晶體管正常工作的負面效應，比如短溝道效應（Shot?Channel?Effect，SCE）。

為解決短溝道效應，現有形成MOS晶體管過程中，會在柵極兩側形成側墻（spacer）。具體如圖1～2所示，圖1中首先提供半導體襯底10；在所述半導體襯底10上形成柵介質層11；在柵介質層11上形成柵極12；形成柵極12后，對半導體襯底10進行離子注入形成輕摻雜區（LDD）13；在半導體襯底10上及柵極周圍形成氮化硅層14。圖2中，對氮化硅層14進行刻蝕形成側墻141；形成側墻后，對半導體襯底10進行離子注入形成重摻雜區16。

如圖3所示，由于MOS晶體管的總電容C_ov與柵極12與輕摻雜區13之間的外邊緣電容C_of、柵極12與輕摻雜區13之間的內邊緣電容C_if及柵極12與深層次介質層11之間的疊加電容C_do有關，即：C_ov＝C_of+C_if+C_do。然而現有位于柵極兩側的側墻材料通常是介電常數K為7.5的氮化硅，由于氮化硅的介電常數較大，導致柵極12與輕摻雜區13之間的外邊緣電容C_of也增大，尤其是隨著半導體器件集成度的提高，柵極尺寸不斷變小，外邊緣電容C_of值的增大變得更為嚴重，進而造成MOS晶體管的總電容C_ov值相應變大，影響器件的性能。

因而，如何減小柵極與輕摻雜區之間外邊緣電容C_of，進而減小MOS晶體管的總電容成為了本領域技術人員亟需解決的問題。

發明內容

本發明解決的問題是提供一種MOS晶體管及其形成方法，防止柵極與輕摻雜區之間的外邊緣電容C_of增大，進而防止MOS晶體管的總電容C_ov增大。

為解決上述問題，本發明提供一種MOS晶體管的形成方法，包括下列步驟：在半導體襯底上依次形成柵介質層與柵極，所述柵介質層與柵極構成柵極結構；以柵極結構為掩模，在柵極結構兩側的半導體襯底內進離子注入，形成輕摻雜區；在半導體襯底上形成具有第一低介電常數的第一介質層，且所述第一介質層包圍柵極結構；在第一介質層上形成具有第二低介電常數的第二介質層，所述第二低介電常數高于所述第一低介電常數；依次刻蝕第二介質層和第一介質層至露出半導體襯底，在柵極結構兩側形成側墻；以柵極結構及側墻為掩膜，在柵極結構及側墻兩側的半導體襯底內形成重摻雜區。

可選的，所述第一介質層為單層結構或堆疊結構。

可選的，當所述第一介質層為單層結構時，材料為氮氧化硅，厚度為4～5納米，介電常數為4.5。

可選的，當所述第一介質層為堆疊結構時，第一子介質層和位于第一子介質層上的第二子介質層。

可選的，所述第一子介質層的材料為氧化硅，厚度為2～3納米，介電常數為4.5。

可選的，所述第二子介質層的材料為氮氧化硅，厚度為1.5～2.5納米，介電常數為2.5。

可選的，形成第一介質層的方法為原子層沉積法。

可選的，所述第二介質層的材料為氮碳氧化硅，厚度為1.5～2.5納米，介電常數為5.2。

可選的，形成第二介質層的方法為原子層沉積法。

可選的，刻蝕第二介質層和第一介質層的方法為濕法刻蝕，采用的刻蝕溶液為磷酸，質量百分比濃度為80%～90%。

可選的，當第一介質層為單層結構時，所述刻蝕溶液對第一介質層的刻蝕速率為8～300埃/分，對第二介質層的刻蝕速率為小于5埃/分。

可選的，所述刻蝕溶液對第一子介質層的刻蝕速率為60～300埃/分，對第二子介質層的刻蝕速率為8～300埃/分，對第二介質層的刻蝕速率為小于5埃/分。