[發明專利]高速三態ADC

有效

• 申請號: 201310379543.4
• 申請日: 2013-08-20
• 公開（公告）號: CN103532551A
• 公開（公告）日: 2014-01-22
• 發明（設計）人: 不公告發明人
• 申請（專利權）人: 馬東林
• 主分類號: H03M1/12
• 分類號: H03M1/12
• 代理公司: 暫無信息
• 代理人: 暫無信息

技術領域

高速三態ADC模型屬于電子信號的模-數轉換技術領域。?

背景技術

在電容源的設計應用中，不管輸出是恒壓模式還是恒流模式，選用帶ADC功能的單片機往往很浪費，一般帶ADC功能的單片機往往帶有其他功能，而電容源中又用不上這些功能，因為只需要知道電容矩陣的輸入輸出端口的紋波電壓的最高值和最低值。電容源在恒壓模式時輸出等于最高紋波電壓和最低紋波電壓的平均值，電容源在恒流模式時輸出等于輸出紋波電壓差值對時間求導?？梢娍刂齐娙菰从蟹€定的輸出只需要知道輸出電壓的最高紋波電壓和最低紋波電壓，如果它們超出了范圍，輸出電壓或電流也就超出了范圍。用電壓比較器至少得需要單片機的兩個I/O口讀取數據，電容源的開關管控制本身就是一個組，需要較多的I/O口，這種解決方案在多路輸出的時候使單片機的選型變得困難。本發明就是為了解決電容源在應用時減少單片機I/O口的問題：一是擴大電容源的單片機應用范圍，沒有ADC功能的也能用于電容源的設計應用；二是減少ADC采樣的I/0口數量；同時它的速度也比單片機內置的ADC快，還可以實現無源ADC采樣，操作靈活。?

發明內容

高速三態ADC模型如圖1，模型各部分功能及工作原理說明：?

模擬輸入U_i：需要采樣的一個模擬信號。輸入信號按照一定的比例被分為兩路，一路變換為高電平嵌位VH，一路變換為低電平嵌位VL。?

脈沖輸入P_i：它是邏輯與電路的輸入數字信號。?

高電平嵌位VH：它是模擬信號U_i按照一定的比例變換后的參考信號，當VH高于邏輯門所設的高電平門限電壓Vh時，使輸出P_o被嵌位為1，即輸出P_o=1，當VH不大于Vh時對輸出P_o無影響。?

低電平嵌位VL：它是模擬信號U_i按照另外一個比例變換后的參考信號，當VL低于邏輯門所設的低電平門限電壓Vl時，使輸出P_o被嵌位為0，即輸出P_o=0，VL不小于Vl時對輸出P_o無影響。?

三態輸出P_o：VH大于Vh時，輸出P_o=1；VL小于Vl時，P_o=0；當VH不大于Vh且VL不小于Vl時，P_o=P_i或

由以上模型所設計的一個簡易的三態ADC電路如圖2，其工作原理：?

當模擬輸入電壓經R1、R2分壓后的電壓(U_max是高電平嵌位點的模擬輸入值)大于Q1的導通電壓時，Q1的導通使Q3導通，COM點被接在了電源VCC上，輸出被Q3嵌位。當VH小于Q1的導通電壓時，高電平嵌位電路對邏輯點COM沒有影響。當模擬輸入電壓經R5、R6分壓后的電壓(U_min是低電平嵌位點的模擬輸入值)小于Q2的導通電壓時，Q2的導通使Q4導通，邏輯點COM被Q4接在了地GND上，輸出被Q4嵌位。當VL大于Q2的導通電壓時，低電平嵌位電路對邏輯點COM沒有影響。設計時U_max大于U_min，當輸入信號在U_max和U_min之間時，高電平嵌位和低電平嵌位電路都對COM點沒有影響，輸出P_o就等于輸入P_i的邏輯，即脈沖。圖中，R7、R10分別是三極管Q1、Q2的漏電流旁路電阻，同時可以提高關閉Q3、Q4的速度，R8、R9分別是三極管Q3、Q4的限流電阻。?

由以上敘述可以看出，圖2中，模擬輸入電壓大于預設的高點電壓時(U_i>U_max)，高電平嵌位電路使輸出維持為電源電壓(P_o=1)；當模擬輸入在U_max和U_min之間時(U_max>U_i>U_min)，高低電平嵌位電路同時不影響邏輯點COM，輸出等于輸入脈沖的邏輯(P_o=P_i)；當模擬輸入小于預設的低點電壓時(U_i<U_min)，低電平嵌位電路使輸出維持為地電壓(P_o=0)。這就是三態輸出，即高電平，脈沖，低電平。?