[發明專利]半導體器件以及用于制造半導體器件的方法

無效

• 申請號: 201310378765.4
• 申請日: 2013-08-27
• 公開（公告）號: CN103715248A
• 公開（公告）日: 2014-04-09
• 發明（設計）人: 中村哲一;山田敦史;石黑哲郎;小谷淳二;今西健治
• 申請（專利權）人: 富士通株式會社;富士通半導體股份有限公司
• 主分類號: H01L29/778
• 分類號: H01L29/778;H01L21/336
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 顧晉偉;全萬志

技術領域

本文中所討論的實施方案中的一些方面涉及半導體器件以及用于制造半導體器件的方法。

背景技術

作為氮化物半導體的GaN、AlN或InN以及由其混合晶體構成的材料等具有較高的飽和電子速度或較寬的帶隙，并且被研究用于較高耐壓或較高輸出的電子器件。對于較高耐壓或較高輸出的電子器件，開發了用于場效應晶體管(FET)、特別是用于高電子遷移率晶體管(HEMT)的技術。

對于利用氮化物半導體的HEMT，以電子渡越層由GaN形成并且電子供給層由AlGaN形成的方式設置結構。在具有這樣的結構的HEMT中，通過由GaN和AlGaN的晶格常數之間的差引起的畸變即壓電極化，生成較高濃度的二維電子氣(2DEG)，使得可以得到具有較高效率和較高輸出的半導體器件。

同時，在具有以電子渡越層由GaN形成并且電子供給層由AlGaN形成的方式設置的結構的HEMT中生成較高濃度的2DEG，使得具有難以獲得常斷狀態的問題。因此，為了解決這樣的問題，公開了如下方法：其在柵電極和電子供給層之間形成p-GaN層以抑制柵電極正下方的2DEG的生成，從而提供常斷狀態(例如，日本公開特許公報第2007-19309號)。

同時，形成在電子供給層和柵電極之間的p-GaN層通常通過如下方式形成：在電子供給層的整個表面上形成p-GaN層，并且隨后通過干法蝕刻來移除在除了待形成柵電極的區域之外的區域中的p-GaN層。然而，在干法蝕刻中生成蝕刻的面內分布，因此，當完全移除p-GaN層時，還可能移除電子供給層的一部分。因而，當移除了電子供給層的一部分致使提供較薄的電子供給層時，2DEG的密度可能降低，使得導通電阻可能較高。另外，這樣的干法蝕刻通過例如利用包含氯組分等的氣體的反應性離子蝕刻(RIE)來進行。

因此，期望具有較低導通電阻的常斷型半導體器件以及用于制造這樣的半導體器件的方法。

發明內容

根據實施方案的一個方面，半導體器件包括：形成在襯底上的第一半導體層；形成在第一半導體層上的第二半導體層；形成在第二半導體層上的第三半導體層和第四半導體層；形成在第三半導體層上的柵電極；以及形成在第四半導體層上并接觸第四半導體層的源電極和漏電極，其中第三半導體層由用于實現p型的半導體材料形成在柵電極正下方的區域上，并且在第四半導體層中的硅的濃度高于在第二半導體層中的硅的濃度。

附圖說明

圖1為第一實施方案的半導體器件的結構圖；

圖2A和圖2B為第一實施方案的半導體器件的制造過程圖(1)；

圖3A和圖3B為第一實施方案的半導體器件的制造過程圖(2)；

圖4為被制造用于示出半導體器件的特性的試樣的結構圖(1)；

圖5為由次級離子質譜(SIMS)獲得的、用于第一實施方案的半導體器件的氮化物半導體層的濃度分布圖；

圖6為被制造用于示出半導體器件的特性的試樣的結構圖(2)；

圖7為由SIMS獲得的、用于未摻雜有硅的氮化物半導體層的濃度分布圖；

圖8為第二實施方案的半導體器件的結構圖；

圖9為第三實施方案的分立封裝半導體器件的示例圖；

圖10為第三實施方案的電源裝置的電路圖；以及

圖11為第三實施方案的高功率放大器的結構圖。

具體實施方式

下面將描述用于實施本發明的實施方案。另外，將對相同的構件等提供相同的附圖標記，并且將省略其描述。

【第一實施方案】

(半導體器件)

將描述第一實施方案的半導體器件。本實施方案的半導體器件為具有圖1所示的結構的HEMT。

具體地，在由半導體等構成的襯底11上形成成核層12、緩沖層13、電子渡越層21以及電子供給層22。因此，在電子渡越層21中靠近電子渡越層21和電子供給層22之間的界面處生成2DEG21a。此外，在電子供給層22上，在待形成柵電極31的區域中形成p-GaN層23，并且在除待形成柵電極31的區域之外的區域中形成再生長電子供給層24。此外，在再生長電子供給層24上形成源電極32和漏電極33，并且在p-GaN層23上形成柵電極31。另外，在本實施方案中，可以將電子渡越層21、電子供給層22、p-GaN層23以及再生長電子供給層24分別描述為第一半導體層、第二半導體層、第三半導體層以及第四半導體層。