[發明專利]基于冗余構架的ARM嵌入式控制系統及控制方法

在審

• 申請號: 201310377289.4
• 申請日: 2013-08-27
• 公開（公告）號: CN104424053A
• 公開（公告）日: 2015-03-18
• 發明（設計）人: 戴錚;鄒波;趙偉忠;吳洪波;王家鑫;李加寶;陸榮國;賀占莊;朱飛
• 申請（專利權）人: 上海機電工程研究所
• 主分類號: G06F11/16
• 分類號: G06F11/16
• 代理公司: 上海航天局專利中心 31107
• 代理人: 金家山

1.一種基于CPU冗余和總線接口冗余的ARM嵌入式控制系統，其特征在于，包括：?KZ板、289A板、CAN板、A/D板、KGIO板、RPOW電源板和SBUS底板；所述KZ板包括KZ-A接口板、KZ-B接口板、KZ-C接口板；KZ-A?接口板包含主CPU系統，KZ-B?接口板包含從CPU系統，KZ-C?接口板包含2路以太網接口；所述KZ-A接口板、KZ-B接口板、KZ-C接口板相互通訊；所述KZ-C接口板、289A板、CAN板、A/D板、KGIO板與SBUS板通過控制總線通訊；所述RPOW電源板通過電源線為控制系統供電。

2.依據權利要求1所述的基于CPU冗余和總線接口冗余的ARM嵌入式控制系統，其特征在于，所述KZ板使用了XScale?PXA255作為系統的主處理器；所述KZ-A接口板包括：第一FPGA、第一驅動電路、處理器A系統、第一秒脈沖信號差分接收器以及第一復位電路接收器；所述處理器A系統包括主CPU系統和主看門狗脈沖計數模塊、第一FLASH、第一SDRAM、第一調試接口；所述KZ-B接口板包括：第二FPGA、第二驅動電路、處理器B系統、第二秒脈沖信號差分接收器以及第二復位電路接收器；所述處理器B系統包括從CPU系統和從看門狗脈沖計數模塊、第二FLASH、第二SDRAM、第二調試接口；工作時，首先處理器A系統工作，KZ-C接口板內第三FPGA內的仲裁切換模塊通過主看門狗脈沖計數模塊開始計數，CPU每隔0.５ms對計數模塊的計數器進行加1操作，每隔20ms讀取計數值是否為0，如果不為0，則計數器清零繼續重復計數；如果計數為0，說明CPU工作不正常，則冗余切換到處理器B系統工作。

3.依據權利要求1所述的基于CPU冗余和總線接口冗余的ARM嵌入式控制系統，其特征在于，總線接口冗余包括網絡接口冗余、289A總線接口冗余和CAN總線接口冗余；網絡接口的構成包括處理器、可編程控制器、驅動電路、以太網控制器和以太網變壓器；正常工作狀態中，運行在CPU系統上的驅動程序A-以太網接口進行網絡通訊，B-以太網接口設定在不工作狀態；故障狀態下，運行在CPU系統上的驅動程序發現A-以太網接口通訊不正常，所述驅動程序改用B-以太網接口進行通訊，并通過設定其采用同一MAC地址，同一IP地址，重新建立以太網通訊，實現以太網的冗余切換。

4.依據權利要求1至3中任意一項所提供的基于CPU冗余和總線接口冗余的ARM嵌入式控制系統的控制方法，其特征在于，包括：步驟一、?控制系統開始工作，處理器A系統工作，處理器B系統不工作；步驟二、判斷處理器A系統是否正常工作，如果處理器A系統正常工作，則繼續；如果處理器A系統發生故障，則由KZ-A?模板上的仲裁切換模塊將系統內的數據線、地址線、控制線從處理器A?系統切換至處理器B系統；步驟三、控制總線切換到處理器B系統，根據從處理器A系統傳輸來的關鍵數據，切換到上個重入斷點處，然后程序繼續向下運行。

5.依據權利要求4所述的控制方法，其特征在于，判斷處理器A系統是否正常工作的方法是，采用KZ-C接口板內的第三FPGA內的仲裁切換模塊通過主看門狗脈沖計數模塊開始計數，CPU每隔0.５ms對計數模塊的計數器進行加1操作，每隔20ms讀取計數值是否為0，如果不為0，則計數器清零繼續重復計數；如果計數為0，說明CPU工作不正常，則冗余切換到處理器B系統工作。