[發(fā)明專利]基于FPGA的USB轉(zhuǎn)多路鏈路接口電路

有效

• 申請(qǐng)?zhí)枺?/td>: 201310374495.X
• 申請(qǐng)日: 2013-08-24
• 公開（公告）號(hào): CN103412847A
• 公開（公告）日: 2013-11-27
• 發(fā)明（設(shè)計(jì)）人: 侯彪;焦李成;張文科;白靜;王爽;倪玉峰
• 申請(qǐng)（專利權(quán)）人: 西安電子科技大學(xué)
• 主分類號(hào): G06F13/40
• 分類號(hào): G06F13/40
• 代理公司: 陜西電子工業(yè)專利中心 61205
• 代理人: 王品華;朱紅星

1.一種基于FPGA的USB轉(zhuǎn)多路鏈路接口電路，包括：

USB數(shù)據(jù)轉(zhuǎn)存單元（1），其輸入端與電腦的USB接口連接，其輸出端與下行數(shù)據(jù)讀取單元（2）連接，用于在下行數(shù)據(jù)傳輸時(shí)，將USB串行總線數(shù)據(jù)轉(zhuǎn)換到其內(nèi)部的下行從屬存儲(chǔ)器中，在上行數(shù)據(jù)傳輸時(shí)，將其內(nèi)部的上行從屬存儲(chǔ)器中數(shù)據(jù)轉(zhuǎn)換為USB串行總線數(shù)據(jù)；

下行數(shù)據(jù)讀取單元（2），其輸入端與USB數(shù)據(jù)轉(zhuǎn)存單元（1）內(nèi)部的下行從屬存儲(chǔ)器和狀態(tài)機(jī)單元（9）連接，其輸出端與下行數(shù)據(jù)解析單元（3）連接，用于讀取USB數(shù)據(jù)轉(zhuǎn)存單元（1）內(nèi)部的下行從屬存儲(chǔ)器中的數(shù)據(jù)；

下行數(shù)據(jù)解析單元（3），其輸入端與下行數(shù)據(jù)讀取單元（2）和狀態(tài)機(jī)單元（9）連接，其輸出端與N個(gè)下行先入先出存儲(chǔ)器單元（4）連接，用于提取USB數(shù)據(jù)轉(zhuǎn)存單元（1）內(nèi)部的下行從屬存儲(chǔ)器中數(shù)據(jù)的目標(biāo)信息，并根據(jù)該目標(biāo)信息，將數(shù)據(jù)存入對(duì)應(yīng)的下行先入先出存儲(chǔ)器單元（4）中；

N個(gè)下行先入先出存儲(chǔ)器單元（4），其輸入端與下行數(shù)據(jù)解析單元（3）連接，其輸出端與N個(gè)下行Link?Port單元（5）連接，用于暫時(shí)存儲(chǔ)下行數(shù)據(jù)解析單元（3）解析出的數(shù)據(jù)，其中2≤N≤12；

N個(gè)下行Link?Port單元（5），其輸入端與N個(gè)下行先入先出存儲(chǔ)器單元（4）連接，其輸出端與模擬半導(dǎo)體的數(shù)字信號(hào)處理器連接，用于將下行先入先出存儲(chǔ)器單元（4）中的數(shù)據(jù)按照Link?Port接口時(shí)序發(fā)送到模擬半導(dǎo)體的數(shù)字信號(hào)處理器中；

N個(gè)上行Link?Port單元（6），其輸入端與模擬半導(dǎo)體的數(shù)字信號(hào)處理器連接，輸出端與N個(gè)上行先入先出存儲(chǔ)器單元（7）連接，用于提取模擬半導(dǎo)體的數(shù)字信號(hào)處理器發(fā)送的數(shù)據(jù)，并將數(shù)據(jù)寫入對(duì)應(yīng)的上行先入先出存儲(chǔ)器單元（7）中；

N個(gè)上行先入先出存儲(chǔ)器單元（7），其輸入端與N個(gè)上行Link?Port發(fā)送單元（6）連接，其輸出端與上行數(shù)據(jù)寫入單元（8）連接，用于暫時(shí)存儲(chǔ)上行Link?Port單元（6）提取出的數(shù)據(jù)；

上行數(shù)據(jù)寫入單元（8），其輸入端與N個(gè)上行先入先出存儲(chǔ)器單元（7）和狀態(tài)機(jī)單元（9）連接，其輸出端與USB數(shù)據(jù)轉(zhuǎn)存單元（1）內(nèi)部的上行行從屬存儲(chǔ)器連接，用于讀取N個(gè)上行先入先出存儲(chǔ)器單元（7）中的數(shù)據(jù)，并將讀取出來的數(shù)據(jù)寫入到USB數(shù)據(jù)轉(zhuǎn)存單元（1）內(nèi)部的上行從屬存儲(chǔ)器中；

狀態(tài)機(jī)單元（9），其與下行數(shù)據(jù)讀取單元（2）、下行數(shù)據(jù)解析單元（3）以及上行數(shù)據(jù)寫入單元（8）連接，用于在下行數(shù)據(jù)傳輸時(shí)，控制下行數(shù)據(jù)的讀取和解析操作，在上行數(shù)據(jù)傳輸時(shí)，控制上行數(shù)據(jù)寫入單元（8）的寫入操作。

2.根據(jù)權(quán)利要求1所述的基于FPGA的USB轉(zhuǎn)多路鏈路接口電路，其特征在于：每個(gè)下行Link?Port單元（5），包括：

下行先入先出存儲(chǔ)器讀取模塊（51），其輸入端與下行先入先出單元（4）、時(shí)鐘模塊（53）連接，其輸出端與下行Link?Port時(shí)序產(chǎn)生模塊（52）連接，用于讀取下行先入先出單元（4）中的數(shù)據(jù)，并輸出給下行Link?Port時(shí)序產(chǎn)生模塊（52）；

下行Link?Port時(shí)序產(chǎn)生模塊（52），其輸入端與下行先入先出存儲(chǔ)器讀取模塊（51）、時(shí)鐘模塊（53）連接，其輸出端與模擬半導(dǎo)體的數(shù)字信號(hào)處理器連接，用于將下行先入先出存儲(chǔ)器讀取模塊（51）輸入的數(shù)據(jù)按照Link?Port接口時(shí)序發(fā)送給模擬半導(dǎo)體的數(shù)字信號(hào)處理器；

時(shí)鐘模塊（53），其輸出端與下行先入先出存儲(chǔ)器讀取模塊（51）、下行Link?Port時(shí)序產(chǎn)生模塊（52）、狀態(tài)控制模塊（54）連接，用于產(chǎn)生這些模塊所需的時(shí)鐘信號(hào)；

狀態(tài)控制模塊（54），其輸入端與時(shí)鐘模塊（53）連接，其輸出端與下行先入先出存儲(chǔ)器讀取模塊（51）、下行Link?Port時(shí)序產(chǎn)生模塊（52）連接，用于控制下行先入先出存儲(chǔ)器讀取模塊（51）的讀取操作，并控制下行Link?Port時(shí)序產(chǎn)生模塊（52）的時(shí)序產(chǎn)生操作。