[發明專利]FinFET上拉伸應變的調整

有效

• 申請號: 201310373818.3
• 申請日: 2013-08-23
• 公開（公告）號: CN104183497B
• 公開（公告）日: 2017-09-12
• 發明（設計）人: 江國誠;林志昌;陳冠霖;徐廷鋐;黃俊嘉
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L29/78;H01L29/06;H01L27/092
• 代理公司: 北京德恒律治知識產權代理有限公司11409
• 代理人: 章社杲,孫征

技術領域

本申請總體上涉及半導體領域，更具體地，涉及FinFET上拉伸應變的調整。

背景技術

半導體器件用于諸如電腦、手機等的多種電子器件中。半導體器件包括在半導體晶圓上形成的集成電路，通過在半導體晶圓上方沉積多種材料薄膜，并圖案化材料薄膜從而形成該集成電路。集成電路包括諸如金屬氧化物半導體（MOS）晶體管的場效應晶體管（FET）。

半導體工業的目標之一是繼續縮小單個FET的尺寸并增加單個FET的速度。為達到這些目標，在亞32nm晶體管節點中使用鰭式場效應晶體管（FinFET）或多柵極晶體管。FinFET不僅增大了面密度，而且改善了溝道的柵極控制。

在一些情況下，FinFET已經使用替代柵極工藝進行構建。在這些工藝過程中，FinFET首先提供了能夠更好地經受直接的后續工藝操作的更苛刻的工藝條件的多晶硅柵極。其后，在當工藝條件緩和的工藝的后續階段中，從FinFET結構處去除多晶硅柵極并替代為永久金屬柵極。

在近年中，已經嘗試使用應力源（stressor）以改善FinFET的性能或操作特性。用于為FinFET形成這些應力源的多種方法已經在生產中提出或使用。

發明內容

為解決上述問題，本申請提供了一種在集成電路中調節拉伸應變的方法，包括：在鰭中的柵極區的相對側上形成源極/漏極區；在鰭上方形成間隔件，間隔件鄰近源極/漏極區；在間隔件之間沉積電介質；以及實施退火工藝以使電介質收縮，電介質的收縮使間隔件變形，間隔件的變形擴大鰭中的柵極區。

該方法進一步包括：以約500℃至約650℃之間的溫度實施退火工藝。

該方法進一步包括：在約60分鐘至約120分鐘之間的時間內實施退火工藝。

該方法進一步包括：在約一個大氣壓下實施退火工藝。

該方法進一步包括：相對于退火工藝之前的電介質的尺寸，實施退火工藝使電介質縮小約15%至約18%。

該方法進一步包括：實施退火工藝以減小電介質的高度和寬度。

該方法進一步包括：實施退火工藝，以從電介質中除去氮氣和氫氣中的至少一種。

該方法進一步包括：在擴張的柵極區上方以及變形的間隔件之間構建柵電極結構。

該方法進一步包括：使電介質收縮，以將相對的間隔件彼此拉近。

該方法進一步包括：使間隔件向內朝向電介質變形，間隔件的中部的變形大于間隔件的頂部和底部的變形。

此外，還提供了一種具有可調節拉伸應變的鰭式場效應晶體管（FinFET），包括：源極/漏極區，位于鰭中的擴大的柵極區的相對側上；收縮電介質，設置在源極/漏極區的上方；以及間隔件，設置在鰭的上方，間隔件的變形量取決于收縮電介質，并且間隔件的變形量決定了鰭中的擴大的柵極區的長度。

其中，收縮電介質的輪廓與間隔件的輪廓相同。

其中，相對于收縮電介質的原始尺寸，收縮電介質的尺寸減小了約15%至約18%。

其中，收縮電介質與源極/漏極區垂直對齊。

其中，間隔件橫向鄰近擴大的柵極區和源極/漏極區，且位于收縮電介質的相對側上。

其中，柵電極結構設置在柵極區上方，柵電極結構包括界面氧化物、高k電介質和金屬柵極。

此外，還提供了一種具有可調節拉伸應力的集成電路，包括：p型金屬氧化物半導體（PMOS）器件，具有第一柵極區；以及n型金屬氧化物半導體（NMOS）器件，鄰近PMOS器件，NMOS器件包括位于收縮電介質的相對側上的變形的間隔件，變形的間隔件鄰近第二柵極區，第二柵極區的長度大于第一柵極區的長度。

其中，NMOS器件中的第二柵極的高度小于PMOS器件中的第一柵極的高度。

其中，PMOS器件包括位于電介質的相對側上的筆直的間隔件。

其中，收縮電介質和電介質由不同的材料形成。

附圖說明

為了更全面地理解本發明及其優勢，現將結合附圖所進行的以下描述作為參考，其中：

圖1和圖2示出了p型鰭式場效應晶體管（FinFET）和n型FinFET；

圖3是不同應力分量對電子和空穴（110/[110]）FinFET遷移率的影響的匯總表格；

圖4至圖15共同示出了相對于p型FinFET的形成具有可調節拉伸應變的實施例n型FinFET20的方法；

圖16是示出了使n型FinFET中的電介質經歷退火工藝（即，熱工藝）如何影響晶體管柵極長度的圖表；