[發明專利]一種集成電路互連線寄生電容的測量電路及其測量方法

無效

• 申請號: 201310371493.5
• 申請日: 2013-08-23
• 公開（公告）號: CN103439585A
• 公開（公告）日: 2013-12-11
• 發明（設計）人: 孫立杰;張龍;石艷玲;李小進;胡少堅;任錚;郭奧;劉林林
• 申請（專利權）人: 華東師范大學;上海集成電路研發中心有限公司
• 主分類號: G01R27/26
• 分類號: G01R27/26
• 代理公司: 上海麥其知識產權代理事務所(普通合伙) 31257
• 代理人: 董紅曼

技術領域

本發明涉及集成電路領域，尤其涉及一種集成電路互連線寄生電容的測量電路及其測量方法。

背景技術

隨著半導體集成電路工藝的特征尺寸逐漸減小并進入納米級別，電路設計布線越來越復雜，后道互連工藝產生的寄生電容、電阻引入的延時越來越大，并開始超過MOSFET的柵電容延遲，因而精確描述集成電路互連線的寄生電容并建立準確的后道模型對電路設計者來說至關重要。在研究集成電路互連線建模時，如何能夠精確測量集成電路互連線的寄生電容尤其重要。目前測量集成電路互連線的方法是直接利用電容測試儀器(如Agilent4284)對電容結構的電容值直接測量。該方法的缺點是由于常規電容測試儀器的精度不高，一般只有pF量級，所以必須設計非常大的電容結構，占版圖面積過大(一般都要超過10000平方微米)，成本過高并且測試精度不足。因此如何設計測試小面積互連線電容結構的測試方法從而節約成本并提高測試精度成為關鍵。

基于電荷的電容測試方法(Charge-based?Capacitance?measurement，CBCM)已經是一種較為成熟的微小電容測試技術。有關CBCM可參考下述論文(James?C.Chen，Bruce?W.McGaughy，“An?On-Chip?Attofarad?Interconnect?Charge-Based?Capacitance?Measurement(CBCM)Technique”，IEDM?Technial?Digest，1996，pp.69-72)，CBCM測試方法測試精度可以達到0.01fF，但是其有三個缺點：一是由于MOSFET的泄漏電流導致的電荷注入效應使得測試結果不夠準確；二是是由于集成電路工藝特征尺寸減小到了納米級別，在同一個die內的MOSFET存在失配效應，CBCM測量電路的兩對同尺寸的偽反相器必然引入MOSFET失配效應導致測試結果不夠準確；三是必須設計輔助結構，浪費了一定的版圖面積。

為了獲得更精確的測試結果，現有技術通過無電荷注入效應的基于電荷的電容測試方法(Charge?Injection-Induced?Error-Free?Charge-Based?Capacitance?Measurement，CIEF-CBCM)解決了上述三個CBCM測試方法的缺點。有關CIEF-CBCM可參考下述論文(Yao-Wen?Chang，Hsing-Wen?Chang，“A?Novel?Simple?CBCM?Method?Free?From?Charge?Injection-Induced?Errors”IEEE?ELECTRON?DEVICE?LETTERS，2004，VOL25，NO.5，pp.262-264)，CIEF-CBCM測量電路的確可以更精準的測量小電容，但是其缺點是常規的信號發生裝置無法同時輸出三端脈寬不同的電壓信號，測試難度非常之大。

為了克服現有技術中測量精度低、設計版圖面積大、測試難度大等缺陷，提出了一種集成電路互連線寄生電容的測量電路及其測量方法。

發明內容

本發明提出的集成電路互連線寄生電容的測量電路，其電路結構簡單，且具有較高的測量精度。本發明還提出了一種應用集成電路互連線寄生電容的測量電路的測量方法，其能夠輸出三端脈寬不同的電壓信號，測量的操作過程簡單方便。

本發明提出了一種集成電路互連線寄生電容的測量電路，與待測電容結構連接，包括：信號發生單元，其輸入端接收第一輸入電壓信號后生成兩路控制信號，其第一輸出端輸出第一控制信號，第二輸出端輸出第二控制信號；工作電源，其提供工作電壓；晶體管控制單元，其與所述第一輸出端、所述第二輸出端、所述工作電源以及所述待測電容結構的第一端連接，其根據所述兩路控制信號將所述待測電容結構第一端的與所述工作電源連接或接地，控制所述待測電容結構進行充電或放電；信號控制單元，其輸入端接收第二輸入電壓信號，輸出端與所述待測電容結構的第二端連接，所述輸出端輸出第三控制信號調節所述待測電容結構第二端的電勢；直流電流表，其設置在所述工作電源與所述晶體管控制單元之間，用于測量所述工作電源通向所述晶體管控制單元的平均電流，計算所述待測電容結構的寄生電容。

本發明提出的集成電路互連線寄生電容的測量電路中，所述信號發生單元包括第一與非門、第二與與非門、第一延遲電路、第二延遲電路、第一反相器與第二反相器；

所述輸入端、第一與非門、所述第一延遲電路與所述第一輸出端依次連接，所述第一延遲電路輸出的信號作為所述第二與非門的輸入；