[發明專利]內藏電容模塊

在審

• 申請號: 201310364942.3
• 申請日: 2013-08-20
• 公開（公告）號: CN104282441A
• 公開（公告）日: 2015-01-14
• 發明（設計）人: 徐健明;李明林;杜佾璋;蔡麗端
• 申請（專利權）人: 財團法人工業技術研究院
• 主分類號: H01G9/15
• 分類號: H01G9/15;H01G9/012
• 代理公司: 北京律誠同業知識產權代理有限公司 11006
• 代理人: 梁揮;祁建國

技術領域

本發明涉及一種內藏電容模塊，特別是涉及一種利用固態電解電容結構來增加電容值的內藏電容模塊。

背景技術

隨著集成電路（Integrated?Circuit，IC）制造工程技術不斷地提高，可攜式電子產品發展講求輕、薄、短、小、高速、低耗電率及多功能性，隨著信號傳輸速度增加，IC承載基板必須要傳輸更高頻的信號，同步切換所產生的相互干擾也日益嚴重。為了降低IC承載基板上電源傳輸系統（Power?Delivery?System）的噪聲，目前高速IC載板皆是使用多顆表面粘著（Surface?Mounted?Devices，SMD）型式電容來濾除噪聲。這種用途的電容一般稱之為去耦合電容（Decoupling?Capacitor）或是旁路電容（Bypass?Capacitor），主要功能是將額定的電能儲存在電容器中，在電能不足時可以適時補給電能，以達到吸收突波（Glitch）、降低射頻（Radio?Frequency，RF）噪聲及穩定電源的效果。

然而為了提供更低、更寬帶的阻抗路徑，則必須于IC載板上擺置數十至數百顆的SMD型式電容，借由電容并聯的方法來達到降低低頻或高頻阻抗的目的。未來IC信號速度不斷提高，在IC載板有限的面積下，擺放于IC載板表面的SMD型式電容所能降低的寄生電感值（Equivalent?Series?Inductance，ESL）勢必將遇到瓶頸。

然而，相較于焊接在印刷電路板或IC載板表面的SMD型式電容，在印刷電路板或IC載板中內藏電容的方式，使得電容更靠近IC元件的電源接腳，因此高頻時基板內藏電容的電源傳輸路徑所產生的寄生電感值較SMD電容低。相較于擺置在印刷電路板表面的去耦合電容元件，基板內藏去耦合電容元件擺置位置更靠近集成電路，基板內藏電容技術是目前能將IC載板電源傳輸路徑所產生的寄生電感值降低的方法之一。

雖然，基板內藏去耦合電容技術具有低寄生電感的優點，但是受限于絕緣材料漏電流的規范，目前有機絕緣材料的介電常數（dielectric?constant）仍很難高于100以上，導致在有限的基板厚度和面積內，必須增加內藏平板電容的層數才能使其電容值高于0.1uF以上，此舉不但會降低制造工程的良率，還會增加基板制作的成本。此外，基板內藏電容技術能提供的電容值也無法達到目前IC載板數百uF電容值的需求。因此如何增加基板內藏電容的電容值及增加有效的去耦合頻寬，是目前基板內藏電容技術亟需突破的難題。

發明內容

本發明的一實施例的內藏電容模塊，包括電極引出區及與電極引出區相鄰配置的至少一固態電解電容區。電極引出區包括第一基板、第二基板、配置于第一基板及第二基板之間的第一絕緣材料、形成于第一基板的至少一表面上的第一多孔層以及配置于第一多孔層上的第一氧化層。固態電解電容區包括從電極引出區延伸的第一基板、從電極引出區延伸的第二基板、從電極引出區延伸且在從電極引出區延伸的第一基板的至少一表面上形成的第一多孔層、從電極引出區延伸且配置于從電極引出區延伸的第一多孔層上的第一氧化層、配置于第一氧化層上的第一導電高分子層、配置于第一導電高分子層上的第一碳層以及配置于第一碳層上的第一導電粘著層。其中，第一導電粘著層與第二基板及第一碳層電性連接，第一絕緣材料與第一導電高分子層、第一碳層及第一導電粘著層的至少一側邊接觸。

本發明的另一實施例的內藏電容模塊，包括至少一電極引出區及與電極引出區相鄰配置的至少一固態電解電容區。電極引出區包括第一基板、第二基板、配置于第一基板及第二基板之間的第一絕緣材料、形成于第一基板的表面上的第一多孔層及配置于第一多孔層上的第一氧化層。固態電解電容區包括從電極引出區延伸的第一基板、從電極引出區延伸的第二基板、從電極引出區延伸且在從電極引出區延伸的第一基板的至少一表面上形成的第一多孔層、從電極引出區延伸且配置于從電極引出區延伸的第一多孔層上的第一氧化層、配置于第一氧化層上的第一導電高分子層以及配置于第一導電高分子層上的第一導電粘著層。其中，第一導電粘著層與第二基板及第一導電高分子層電性連接，第一絕緣材料與第一導電高分子層及第一導電粘著層的至少一側邊接觸。

有關本發明的特征與實施，現配合附圖作實施例詳細說明如下。

附圖說明

圖1A及圖1B為本發明的一實施例的內藏電容模塊的剖面結構示意圖及上視圖；

圖2A及圖2B為本發明的另一實施例的內藏電容模塊的剖面結構示意圖及上視圖；

圖3A及圖3B為本發明的另一實施例的內藏電容模塊的剖面結構示意圖及上視圖；