[發明專利]差動輸出電路及半導體器件

有效

• 申請號: 201310364400.6
• 申請日: 2013-08-19
• 公開（公告）號: CN103684294A
• 公開（公告）日: 2014-03-26
• 發明（設計）人: 三石昌史;光明雅泰;砂入崇二
• 申請（專利權）人: 瑞薩電子株式會社
• 主分類號: H03F3/45
• 分類號: H03F3/45
• 代理公司: 北京市金杜律師事務所 11256
• 代理人: 陳偉

技術領域

本發明涉及一種差動輸出電路及半導體器件，如涉及一種向差動輸出電路及半導體器件中的晶體管供給偏壓的技術。

背景技術

在構成電子設備的LSI內部電路之間、LSI之間、印刷基板之間以及裝置之間等進行數據傳送時，對于實現高速化的要求越來越高。為了對應這些要求，在進行數據傳送時輸出差動信號的輸出電路中，使用了低電壓晶體管以實現高速化及低功耗化的要求。但是，低電壓晶體管雖可高速運行，但是對于施加在元件上的過電壓的耐久性不高。

因此，如在專利文獻1中公開了如下的技術：即，輸出電路具有：由分別接收第1輸入電壓和第2輸入電壓的第1晶體管和第2晶體管構成的差動對；與所述第1晶體管級聯的第1級聯晶體管；與所述第2晶體管級聯的第2級聯晶體管；與接地線連接的第1電阻成分；以及與電源線連接的第2電阻成分；其中，所述第1級聯晶體管的柵極和所述第2級聯晶體管的柵極彼此連接，且向每個所述柵極供給由所述第1電阻成分和第2電阻成分的電阻分壓決定的電位的偏壓，所述第1晶體管經由所述第1級聯晶體管輸出第1輸出信號，所述第2晶體管經由所述第2級聯晶體管輸出第2輸出信號。通過采用上述電路，便可在使用了低電壓晶體管的數據輸出電路中，即使在電路運行時向該電路施加了過電壓，也可防止低電壓晶體管的元件遭到破壞。

專利文獻2中也公開了與專利文獻1相同的驅動電路。

專利文獻3中公開了經由一對差動信號線輸出差動信號的差動發射器。即，差動發射器具有：一端共通連接的第1、第2晶體管；將經由所述差動信號線連接的接收側的終端電阻作為負載而運行的輸入差動對；向所述輸入差動對供給定電流的尾電流源；以及設在所述輸入差動對和所述差動信號線之間的用于調節所述第1、第2晶體管的負載電阻的阻抗調節部。

專利文獻1日本特許第3764158號公報

專利文獻2日本特開2010-283499號公報

專利文獻3日本特開2009-171403號公報

發明內容

以下對相關技術進行分析。

根據專利文獻1及2，可將電源電壓進行分壓后的偏壓供給至第1及第2級聯晶體管的柵極。

但是，例如，在將HDMI(High?Definition?Mult?imedia?Interface，高清晰多媒體接口)的差動信號進行輸出的輸出電路中，輸出電路被用作漏極開路的CML(Current?Mode?Logic，電流型邏輯)電路。此時，由于不存在專利文獻1、2中所述的電源，所以難于將電源電壓進行分壓后的偏壓供給至第1及第2級聯晶體管的柵極。另一方面，雖然專利文獻3中公開了漏極開路的CML電路，但是并沒有公開如何向晶體管供給適當的偏壓的技術。因此，根據以往技術，無法向晶體管供給適當的偏壓，也難于使用低耐壓的晶體管來實現高可靠性的電路。

本發明的所述內容及所述內容以外的目的和新特征在本說明書的描述及附圖說明中寫明。

根據本專利說明書一實施方式，差動輸出電路具有：由接收互為反相的輸入信號的第1及第2晶體管構成的差動對；分別與第1及第2晶體管級聯，且與第1及第2晶體管為同一導電型的第3及第4晶體管；分別與第3及第4晶體管各自的漏極連接的第1及第2輸出端子；以及將第1及第2輸出端子各自電位的中間電位進行分壓并供給至第3及第4晶體管的柵極的分壓電路。

根據本專利說明書另一實施方式，半導體器件具有：分別接收互為反相的輸入信號的第1及第2晶體管；共同連接于第1及第2晶體管的源極的電流源；分別與第1及第2晶體管級聯且與第1及第2晶體管為同一導電型的第3及第4晶體管；連接于第3及第4晶體管各自的漏極的第1及第2輸出端子；配置在形成第1晶體管至第4晶體管的擴散區域的下部、供給第1及第2輸出端子各自電位的中間電位且與第1晶體管至第4晶體管為同一導電型的隔離用阱。

根據本專利說明書的其他實施方式，差動輸出電路具有：2個輸出端子；驅動2個輸出端子的漏極開路的CML電路；由多個級聯晶體管構成的接收檢測電路，其中，所述多個級聯晶體管的一端接收2個輸出端子各自電位的中間電位；將2個輸出端子各自電位的中間電位進行分壓并輸出的分壓電路；其中，多個級聯晶體管中，接地側的晶體管在將用于控制是否進行接收檢測的檢測允許信號接收到柵極的同時從源極輸出接收檢測信號，其他晶體管將分壓電路的輸出電壓接收到柵極。