[發明專利]高壓器件柵極及其制造方法

無效

• 申請號: 201310354781.X
• 申請日: 2013-08-14
• 公開（公告）號: CN103400855A
• 公開（公告）日: 2013-11-20
• 發明（設計）人: 方超;唐在峰;束偉夫;任昱;張旭升
• 申請（專利權）人: 上海華力微電子有限公司
• 主分類號: H01L29/51
• 分類號: H01L29/51;H01L21/28;H01L21/033
• 代理公司: 上海思微知識產權代理事務所(普通合伙) 31237
• 代理人: 陸花

技術領域

本發明涉及半導體技術領域，尤其涉及一種高壓器件柵極及其制造方法。

背景技術

目前，在傳統高壓器件的柵極結構中，例如用高壓的輸入輸出器件，其輕摻雜漏離子注入的能量較大，多晶硅的厚度已不能阻擋輕摻雜漏離子在通道上的注入，多晶硅刻蝕后需要存在一定厚度的硬掩質膜作為輸入輸出輕摻雜漏離子注入的阻擋層。

但是，隨著半導體器件之關鍵尺寸越來越小，光阻的厚度也不斷減薄，而高壓器件要求多晶硅刻蝕后存在一定厚度的硬掩質膜，多晶硅之光阻厚度已不夠阻擋刻蝕的損失。

另外，在所述傳統的多晶硅刻蝕過程中，高壓器件要求多晶硅刻蝕后存在一定厚度的硬掩質膜，而硬掩質膜對多晶硅的選擇比不夠，并且會對所述硬掩質膜的頂部造成損失，所述硬掩質膜的厚度不符合后續工藝之需。

故針對現有技術存在的問題，本案設計人憑借從事此行業多年的經驗，積極研究改良，于是有了本發明一種高壓器件柵極及其制造方法。

發明內容

本發明是針對現有技術中，所述傳統的多晶硅刻蝕過程中，高壓器件要求多晶硅刻蝕后存在一定厚度的硬掩質膜，而硬掩質膜對多晶硅的選擇比不夠，并且會對所述硬掩質膜的頂部造成損失，所述硬掩質膜的厚度不符合后續工藝之需，以及多晶硅之光阻厚度已不夠阻擋刻蝕的損失等缺陷提供一種高壓器件柵極。

本發明之又一目的是針對現有技術中，所述傳統的多晶硅刻蝕過程中，高壓器件要求多晶硅刻蝕后存在一定厚度的硬掩質膜，而硬掩質膜對多晶硅的選擇比不夠，并且會對所述硬掩質膜的頂部造成損失，所述硬掩質膜的厚度不符合后續工藝之需，以及多晶硅之光阻厚度已不夠阻擋刻蝕的損失等缺陷提供一種高壓器件柵極的制造方法。

為實現本發明之目的，本發明提供一種高壓器件柵極，所述高壓器件柵極包括：沉積在所述多晶硅層上并作為第一硬掩質膜的氮化硅CESL（Contact?Etch?Stop?Layer,CESL）層，以及沉積在所述作為第一硬掩質膜的氮化硅CESL層之異于所述多晶硅層一側并作為第二硬掩質膜的氧化硅層。

可選地，所述氮化硅CESL層為一種材質疏松的氮化硅結構。

為實現本發明之又一目的，本發明提供一種高壓器件柵極之制造方法，所述高壓器件柵極之制造方法，包括：

執行步驟S1：提供具有多晶硅層的襯底，并在所述多晶硅層之異于所述襯底一側淀積所述高壓器件柵極，所述高壓器件柵極進一步包括依次淀積在所述多晶硅層之異于所述襯底一側且作為第一硬掩質膜的氮化硅CESL層和作為第二硬掩質膜的氧化硅層；

執行步驟S2：在所述高壓器件柵極之異于所述多晶硅層的一側淀積底部抗反射層，并涂覆光阻；

執行步驟S3：完成所述硬掩質膜刻蝕和所述多晶硅層刻蝕。

可選地，所述高壓器件柵極進一步包括依次淀積在所述多晶硅層之異于所述襯底一側且作為第一硬掩質膜的氮化硅CESL層和作為第二硬掩質膜的氧化硅層。

可選地，所述作為第一硬掩質膜的氮化硅CESL層對所述光阻的選擇比為1:1。

可選地，所述二氧化硅層對所述多晶硅層的選擇比為2:1。

可選地，所述刻蝕工藝中等離子體不接觸作為注入阻擋層的所述第一硬掩質膜氮化硅CESL層。

可選地，所述第二硬掩質膜氧化硅層的厚度等于所述第二硬掩質膜氧化硅層對所述多晶硅層的選擇比與所述多晶硅層厚度的乘積。

綜上所述，本發明所述高壓器件柵極采用作為第一硬掩質膜的氮化硅CESL層和作為第二硬掩質膜的氧化硅層構成，解決了多晶硅柵極刻蝕過程中硬掩質膜對光阻的選擇比不足的問題；同時，在多晶硅柵極刻蝕過程中，提高硬掩質膜對多晶硅的選擇比，降低對硬掩質膜頂部的損失量。

附圖說明

圖1所示為本發明高壓器件柵極的結構示意圖；

圖2所示為本發明高壓器件柵極的制造方法之流程圖；

圖3～圖6所示為本發明高壓器件柵極之制造流程的階段性結構示意圖；

圖7所示為所述多晶硅層在刻蝕后需要厚度為b的硬掩質膜作為注入阻擋層的實施例結構示意圖。

具體實施方式

為詳細說明本發明創造的技術內容、構造特征、所達成目的及功效，下面將結合實施例并配合附圖予以詳細說明。