[發(fā)明專利]半導(dǎo)體封裝件及其制法

在審

• 申請(qǐng)?zhí)枺?/td>: 201310348855.9
• 申請(qǐng)日: 2013-08-12
• 公開（公告）號(hào): CN104347528A
• 公開（公告）日: 2015-02-11
• 發(fā)明（設(shè)計(jì)）人: 馬光華;邱世冠;陳仕卿;柯俊吉;呂長(zhǎng)倫;盧俊宏;陳賢文;林畯棠;賴顗喆;邱啟新;曾文聰;袁宗德;程呂義;葉懋華
• 申請(qǐng)（專利權(quán)）人: 矽品精密工業(yè)股份有限公司
• 主分類號(hào): H01L23/12
• 分類號(hào): H01L23/12;H01L23/538;H01L21/768
• 代理公司: 北京戈程知識(shí)產(chǎn)權(quán)代理有限公司 11314
• 代理人: 程偉;王錦陽

技術(shù)領(lǐng)域

本發(fā)明涉及一種半導(dǎo)體封裝件，尤指一種具晶圓級(jí)線路的半導(dǎo)體封裝件及其制法。

背景技術(shù)

隨著電子產(chǎn)業(yè)的蓬勃發(fā)展，電子產(chǎn)品也逐漸邁向多功能、高性能的趨勢(shì)。目前應(yīng)用于芯片封裝領(lǐng)域的技術(shù)，例如芯片尺寸構(gòu)裝(ChipScale?Package,CSP)、芯片直接貼附封裝(Direct?Chip?Attached,DCA)或多芯片模塊封裝(Multi－Chip?Module,MCM)等覆晶型態(tài)的封裝模塊、或?qū)⑿酒Ⅲw堆?；蠟槿S集成電路(3D?IC)芯片堆棧技術(shù)等。

第1圖為現(xiàn)有半導(dǎo)體封裝件1的剖面示意圖，該半導(dǎo)體封裝件1于一封裝基板18與半導(dǎo)體芯片11之間設(shè)置一硅中介板（Through?Silicon?interposer,TSI）10，該硅中介板10具有導(dǎo)電硅穿孔（Through-silicon?via,TSV）100及設(shè)于該導(dǎo)電硅穿孔100上的線路重布結(jié)構(gòu)（Redistribution?layer,RDL）15，令該線路重布結(jié)構(gòu)15藉由多個(gè)導(dǎo)電組件17電性結(jié)合間距較大的封裝基板18的焊墊180，并形成粘著材12包覆該些導(dǎo)電組件17，而間距較小的半導(dǎo)體芯片11的電極墊110藉由多個(gè)焊錫凸塊19電性結(jié)合該導(dǎo)電硅穿孔100。之后，再形成粘著材12包覆該些焊錫凸塊19。

若該半導(dǎo)體芯片11直接結(jié)合至該封裝基板18上，因半導(dǎo)體芯片11與封裝基板18兩者的熱膨脹系數(shù)的差異甚大，所以半導(dǎo)體芯片11外圍的焊錫凸塊19不易與封裝基板18上對(duì)應(yīng)的焊墊180形成良好的接合，致使焊錫凸塊19自封裝基板18上剝離。另一方面，因半導(dǎo)體芯片11與封裝基板18之間的熱膨脹系數(shù)不匹配(mismatch)，其所產(chǎn)生的熱應(yīng)力(thermal?stress)與翹曲(warpage)的現(xiàn)象也日漸嚴(yán)重，致使半導(dǎo)體芯片11與封裝基板18之間的電性連接可靠度(reliability)下降，且將造成信賴性測(cè)試的失敗。

因此，藉由半導(dǎo)體基材制作的硅中介板10的設(shè)計(jì)，其與該半導(dǎo)體芯片11的材質(zhì)接近，所以可有效避免上述所產(chǎn)生的問題。

然而，前述現(xiàn)有半導(dǎo)體封裝件1的制法中，于制作該硅中介板10時(shí)，需形成該導(dǎo)電硅穿孔100，而該導(dǎo)電硅穿孔100的制程需于該硅中介板10上挖孔及金屬填孔，致使該導(dǎo)電硅穿孔100的整體制程占整個(gè)該硅中介板10的制作成本達(dá)約40～50%（以12吋晶圓為例，不含人工成本），以致于最終產(chǎn)品的成本及價(jià)格難以降低。

此外，該硅中介板10的制作技術(shù)難度高，致使該半導(dǎo)體封裝件1的生產(chǎn)量相對(duì)降低，且制作良率降低。

因此，如何克服上述現(xiàn)有技術(shù)的種種問題，實(shí)已成目前亟欲解決的課題。

發(fā)明內(nèi)容

鑒于上述現(xiàn)有技術(shù)的種種缺失，本發(fā)明的主要目的為提供一種半導(dǎo)體封裝件及其制法，以降低該半導(dǎo)體封裝件的制作成本。

本發(fā)明的半導(dǎo)體封裝件，包括：半導(dǎo)體組件，其具有相對(duì)的作用側(cè)與非作用側(cè)、及相鄰接該作用側(cè)與該非作用側(cè)的側(cè)面；粘著材，其設(shè)于該半導(dǎo)體組件的側(cè)面周圍；介電層，其設(shè)于該粘著材與半導(dǎo)體組件的作用側(cè)上方；以及線路層，其設(shè)于該介電層上并電性連接該半導(dǎo)體組件。

前述的半導(dǎo)體封裝件中，還包括包圍該粘著材的支撐部，例如，該支撐部為含硅框體，且該半導(dǎo)體組件的厚度大于或未大于該支撐部的高度。

本發(fā)明還提供一種半導(dǎo)體封裝件的制法，包括：置放一半導(dǎo)體組件于一承載件的凹部中，該半導(dǎo)體組件具有相對(duì)的作用側(cè)與非作用側(cè)、及相鄰接該作用側(cè)與該非作用側(cè)的側(cè)面；形成粘著材于該凹部中與該半導(dǎo)體組件的側(cè)面周圍；形成介電層于該粘著材與半導(dǎo)體組件的作用側(cè)上方；形成線路層于該介電層上，且該線路層電性連接該半導(dǎo)體組件；以及移除該承載件的凹部下方的部分，以保留該承載件的凹部側(cè)壁的部分，以供作為支撐部。

前述的制法中，該承載件為含硅的板體。

前述的制法中，該承載件具有多個(gè)個(gè)該凹部，以于移除該承載件的凹部下方的部分后，進(jìn)行切單制程，例如，該切單制程同時(shí)移除該支撐部。

前述的制法中，該凹部的深度至多為該承載件的厚度的一半。

前述的制法中，該半導(dǎo)體組件凸伸或未凸伸出該凹部。

前述的制法中，該半導(dǎo)體組件的非作用側(cè)藉由結(jié)合層結(jié)合至該凹部中，例如，該結(jié)合層的厚度為5至25微米，且于移除該承載件的凹部下方的部分時(shí)，一并移除該結(jié)合層。

前述的制法中，該介電層填入該凹部中，且該介電層包覆該半導(dǎo)體組件的側(cè)面周圍。

前述的半導(dǎo)體封裝件及制法中，該半導(dǎo)體組件為多芯片模塊或單一芯片結(jié)構(gòu)。