[發明專利]信號接收器

有效

• 申請號: 201310348238.9
• 申請日: 2013-08-09
• 公開（公告）號: CN104347102B
• 公開（公告）日: 2017-08-04
• 發明（設計）人: 田爾文;洪煜杰;許健豐;陳昭安
• 申請（專利權）人: 晨星半導體股份有限公司
• 主分類號: G11C7/10
• 分類號: G11C7/10
• 代理公司: 上海專利商標事務所有限公司31100
• 代理人: 駱希聰

技術領域

本發明是關于信號接收器，尤是關于可耐受高電壓信號的信號接收器。

背景技術

隨著集成電路制程技術的演進，集成電路中的操作電壓持續的降低。然而，新一代的集成電路，往往需要從印刷電路板上，去接收舊一代集成電路所傳送過來的外來信號，而外來信號的信號電壓可能高過新一代集成電路的操作電壓。

第三代雙倍數據率同步動態隨機存取存儲器（Double-Data-Rate Three Synchronous Dynamic Random Access Memory，一般稱為DDR3SDRAM），舉例來說，其操作電壓規定為1.5V，而第1代與第2代雙倍數據率同步動態隨機存取存儲器(簡稱DDR1與DDR2)的操作電壓分別為2.5V與1.8V。而還沒有定案的最新的DDR4(第四代的DDR)，甚至規定操作電壓低到1.2V。所以舉例來說，一個可以同時符合DDR2/3/4的接收器，就必須能夠耐受并處理電壓的范圍可以從1.2V到1.8V的輸入信號。

除了考慮耐受高電壓信號之外，DDR接收器的設計也需要考慮輸出電壓轉換速率(output voltage slew rate)、功率損耗(power consumption)、信號傳遞延遲時間(signal propagation delay)、電路硬件成本(晶圓面積)等等因素。唯有在眾多因素中取得最佳化，才是一個良好的電路設計。

發明內容

本發明提出一種信號接收器，包含有一電流源、一輸入有源元件對、以及一電阻對。該電流源提供一電流，其具有一電流值。每一輸入有源元件具有一控制端、一第一傳導端以及一第二傳導端。該輸入有源元件對的這些控制端其中之一接收一輸入信號，這些第一傳導端連接在一起并接收該電流。這些第二傳導端其中之一作為一輸出端，該輸入有源元件對依據該電流與該輸入信號輸出一輸出信號至一核心電路。每個電阻有一電阻值，分別連接于這些第二傳導端其中之一與一電源線之間。該電阻值與該電流值決定一目標電壓值，以使該輸出信號的電壓擺幅不大于該目標電壓值，進而使該核心電路的一操作電壓大約等于該目標電壓值。

本發明的還提出一種信號接收器，包含有一第一級放大器與一第二級放大器。該第一級放大器接收一輸入信號，并依據一第一電壓增益處理該輸入信號以提供一第一輸出信號，其中該第一級放大器被架構來使該第一輸出信號的電壓擺幅不大于一預設值。該第二級放大器接收該第一輸出信號，并依據一第二電壓增益處理該第一輸出信號以產生一第二輸出信號給一核心電路，其中該第二級放大器被架構來使該第二輸出信號的電壓擺幅不大于該預設值。該第二電壓增益大于該第一電壓增益，且該第一電壓增益大于1。該核心電路是以一高數字電路電源線與一低數字電路電源線供電，且該預設值大約等于該高數字電路電源線與該低數字電路電源線之間的電壓差。

附圖說明

為讓本發明的上述目的、特征和優點能更明顯易懂，以下結合附圖對本發明的具體實施方式作詳細說明，其中：

圖1顯示采用DDR3規格通訊的兩個集成電路IC1與IC2。

圖2顯示在本發明的一實施例中的二信號接收器R_DQS以及R_DQ0，以及一些相關電路。

圖3顯示一信號接收器RV，可作為圖2的信號接收器R_DQS或R_DQ0。

圖4顯示圖3中的電流源S1與S2的實施例。

圖中元件標號說明：

100、200差動放大器

300緩沖級

DF1、DF2觸發器

DL 延遲電路

DQ0～DQ7 接腳

DQS+、DQS-接腳

IC1、IC2集成電路

Iref 定電流

It1、It2尾電流

OP 運算放大器

PAD_DQ0接合墊

PAD_DQS+、PAD_DQS-接合墊

P1N、P2N、P1P、P2P、PSC、PS0、PS1、PS2PMOS

Res、R1N、R2N、R2P、R1P電阻

R_DQS、R_DQ0信號接收器

RV 信號接收器

S1、S2電流源

VDDdigital 高數字電路電源線

VDDanalog高模擬電路電源線

Vin+、Vin-信號輸入端

Vo1+、Vo1-、Vo2+、Vo2-差動輸出

Vout+、Vout-信號輸出端

Vref 固定參考電壓