[發明專利]具有高深寬比的通孔結構及多晶片互聯的制造方法

在審

• 申請號: 201310347663.6
• 申請日: 2013-08-09
• 公開（公告）號: CN104347492A
• 公開（公告）日: 2015-02-11
• 發明（設計）人: 聞人青青;唐世弋;李志丹
• 申請（專利權）人: 上海微電子裝備有限公司
• 主分類號: H01L21/768
• 分類號: H01L21/768;H01L23/528
• 代理公司: 上海思微知識產權代理事務所(普通合伙) 31237
• 代理人: 屈蘅;李時云

技術領域

本發明屬于半導體微傳感器制造工藝技術領域，尤其涉及一種具有高深寬比的通孔結構及多晶片互聯的制造方法。

背景技術

隨著IC芯片工藝的不斷發展，持續等比例縮小的局限性日漸明顯，因此越來越多的器件封裝方式開始向多芯片封裝發展。

為此，需要利用三維集成技術獲得多層芯片的三維集成電路。所謂三維集成是指在平面電路基礎上，把一個大的平面電路分為若干邏輯上相關聯的功能模塊，并且將相關聯的功能模塊分布在多個相鄰的芯片層上，然后通過穿透襯底的三維垂直互聯實現多層芯片集成。這種三維集成技術與以往的IC封裝的引線鍵合技術和使用凸點的3D堆疊技術不同，能夠將不同功能、不同工藝節點的芯片進行垂直互連，形成立體結構，可以大幅度縮短全局互連導線的長度，縮小芯片之間的間距，從而提高芯片之間的響應速度和降低芯片的功耗。

實現三維集成電路首先需要實現穿透半導體襯底的三維互連線，這是三維集成技術的核心。目前實現三維互連的技術主要是在晶片上制作通孔技術來實現，在晶片上制作通孔具有繼續推動摩爾定律發展的潛力，能夠實現更小的封裝尺寸和更高的器件性能，已逐步受到業界的廣泛認可。這是因為在晶片上制作的通孔能夠實現芯片和芯片之間或者晶片與晶片之間的垂直導通，從而實現芯片之間互連。在晶片上制作通孔的技術是目前解決多芯片集成、高帶寬通信和互連產生的延遲和噪聲等平面集成電路發展所面臨的問題的最優的解決方案。

圖1所示的是現有技術中制作三維垂直互連及三維集成電路的主要工藝流程：

(1)采用深反應離子刻蝕工藝(DRIE)在晶片正面刻蝕盲孔；

(2)采用化學氣相沉積工藝(CVD)在所述盲孔表面淀積氧化物或氮化物以形成絕緣層和擴散阻擋層；

(3)采用磁控濺射工藝，在所述盲孔內低部沉積金屬種子層；

(4)采用電鍍銅工藝在所述金屬種子層上進行盲孔的填充，再用化學機械拋光工藝(CMP)去除所述盲孔表面多余的電鍍銅層；

(5)對晶片背面進行減薄，暴露出所述金屬種子層，完成通孔；

(6)將形成有通孔的晶片與其它的晶片堆疊，形成三維垂直互聯及三維集成電路。

雖然圖1所示的制造方法能夠實現三維垂直互連及三維集成電路，但是存在如下的問題：目前的深反應離子刻蝕工藝的最大深寬比越為20∶1，如果采用厚度超過200μm的晶片，那么互連線的橫向尺寸就必須大于10μm，限制了互連線密度的提高；而對于目前很多三維垂直互連的橫向尺寸為5μm的工藝，就必須將晶片減薄到小于100μm的厚度，這就增加了晶片減薄工藝的難度。

如果按照圖1所示的工藝流程制作20∶1的大深寬比盲孔，由于深寬比較大，對采用磁控濺射工藝在盲孔內低部沉積所述金屬種子層的工藝要求也非常高，難以控制。在此基礎上，采用電鍍銅工藝完全填充所述盲孔需要很長的工時，填充的均勻性和一致性也難以控制。

因此，為了解決以上在傳統通用的三維垂直互聯及三維集成電路中所出現的問題，急需提供一種通孔結構和多晶片互聯的制造方法。

發明內容

本發明的目的是提供一種具有高深寬比的通孔結構及多晶片互聯的制造方法，以降低晶片減薄工藝、磁控濺射工藝和金屬填充工藝難度，且實現更大的深寬比和更高密度的三維互連。

為了解決上述問題，本發明提供的一種具有高深寬比的通孔結構的制造方法，包括：提供一晶片，所述晶片具有正面及背面；先在所述晶片正面制作正面導電盲孔；后在所述晶片正面鍵合一輔助基板，并進行翻轉以使所述輔助基板支撐所述晶片；以及在所述晶片背面對應于所述正面導電盲孔位置處制作背面導電盲孔，并使所述背面導電盲孔與所述正面導電盲孔電性連接以形成貫穿所述晶片正面及背面的通孔結構。

進一步的，所述正面導電盲孔的制造方法包括：在制作好的所述晶片正面進行光刻工藝，定義正面盲孔制作區域；對所述正面盲孔制作區域進行深反應離子刻蝕，獲得正面盲孔；在所述晶片正面及正面盲孔的內表面上依次淀積正面絕緣層和正面擴散阻擋層；在所述擴散阻擋層上濺射金屬種子層；采用金屬填充工藝將金屬填充滿所述正面盲孔，形成正面導電盲孔。

進一步的，所述正面導電盲孔的制作方法還包括：在所述晶片正面進行平坦化工藝，去除多余的填充金屬，使所述正面通孔表面與所述晶片正面平齊。