[發明專利]非易失性半導體存儲裝置

有效

• 申請號: 201310346957.7
• 申請日: 2013-08-09
• 公開（公告）號: CN104021815B
• 公開（公告）日: 2017-06-23
• 發明（設計）人: 細野浩司;常盤直哉
• 申請（專利權）人: 株式會社東芝
• 主分類號: G11C16/34
• 分類號: G11C16/34;G11C16/06
• 代理公司: 北京市中咨律師事務所11247
• 代理人: 周春燕,陳海紅

相關申請

本申請享有以日本專利申請2013-40525號(申請日:2013年3月1日)為基礎申請的優先權。本申請通過參照該基礎申請而包含基礎申請的全部內容。

技術領域

本實施方式涉及例如三維構造的非易失性半導體存儲裝置。

背景技術

伴隨元件的微細化及存儲電容的增大，開發出了三維構造的NAND型閃速存儲器。NAND型閃速存儲器在向存儲單元寫入數據后，先前被進行寫入的存儲單元的閾值電壓會變化。

發明內容

本實施方式提供在擦除了所選擇的子塊的情況下可以防止相鄰的子塊的存儲單元的閾值電壓分布的幅度擴大的非易失性半導體存儲裝置。

本實施方式的非易失性半導體存儲裝置具備：存儲單元陣列，其具有包含與字線連接的多個存儲單元的多個存儲串，上述多個存儲串分為多個子塊，能夠按每子塊擦除數據；控制部，其在數據的寫入時，在非選擇的子塊被寫入的情況下與未被寫入的情況下，改變對所選擇的子塊中包含的選擇字線供給的校驗電平；以及標志單元，其分別設置于上述多個子塊，存儲表示上述子塊是否被寫入了的標志數據，上述控制部在上述非選擇的子塊的標志單元中存儲的標志數據表示寫入的情況下，將對與上述選擇存儲單元連接的字線供給的校驗電平設定得比在上述非選擇的子塊未被寫入的情況下對與上述選擇存儲單元連接的字線供給的校驗電平高。

附圖說明

圖1是概略地表示實施方式所應用的非易失性半導體存儲裝置的結構圖。

圖2是圖1所示存儲單元陣列的一例的立體圖。

圖3是圖1所示存儲單元陣列的一例的電路圖。

圖4是圖2所示存儲單元的一例的剖面圖。

圖5是表示本實施方式所應用的非易失性半導體存儲裝置的數據的存儲方法的圖。

圖6A是表示與子塊的寫入工作相伴的閾值電壓分布的變化的圖。

圖6B是表示與子塊的寫入工作相伴的閾值電壓分布的變化的圖。

圖6C是表示與子塊的寫入工作相伴的閾值電壓分布的變化的圖。

圖6D是表示與子塊的寫入工作相伴的閾值電壓分布的變化的圖。

圖6E是表示與子塊的寫入工作相伴的閾值電壓分布的變化的圖。

圖6F是表示與子塊的寫入工作相伴的閾值電壓分布的變化的圖。

圖6G是表示與子塊的寫入工作相伴的閾值電壓分布的變化的圖。

圖7表示第1實施方式，是表示寫入校驗電平的例子的圖。

圖8A是表示與第1實施方式涉及的子塊的寫入工作相伴的閾值電壓分布的變化的圖。

圖8B是表示與第1實施方式涉及的子塊的寫入工作相伴的閾值電壓分布的變化的圖。

圖8C是表示與第1實施方式涉及的子塊的寫入工作相伴的閾值電壓分布的變化的圖。

圖8D是表示與第1實施方式涉及的子塊的寫入工作相伴的閾值電壓分布的變化的圖。

圖8E是表示與第1實施方式涉及的子塊的寫入工作相伴的閾值電壓分布的變化的圖。

圖8F是表示與第1實施方式涉及的子塊的寫入工作相伴的閾值電壓分布的變化的圖。

圖8G是表示與第1實施方式涉及的子塊的寫入工作相伴的閾值電壓分布的變化的圖。

圖8H是表示與第1實施方式涉及的子塊的寫入工作相伴的閾值電壓分布的變化的圖。

圖8I是表示與第1實施方式涉及的子塊的寫入工作相伴的閾值電壓分布的變化的圖。

圖8J是表示與第1實施方式涉及的子塊的寫入工作相伴的閾值電壓分布的變化的圖。

圖9是表示存儲單元與標志單元的關系及與高速緩存的關系的一例的構成圖。

圖10是表示第1實施方式涉及的寫入工作的一例的時序圖。

圖11是表示第1實施方式涉及的寫入工作的一例的流程圖。

圖12是表示第1實施方式涉及的寫入工作的一例的流程圖。

圖13表示第1實施方式涉及的寫入工作的一例，是表示按照標志數據的校驗電平的圖。

圖14是表示第2實施方式涉及的各狀態的閾值電壓分布與電壓Vread的關系的圖。

圖15A是表示與第2實施方式涉及的子塊的寫入工作相伴的閾值電壓分布的變化的圖。

圖15B是表示與第2實施方式涉及的子塊的寫入工作相伴的閾值電壓分布的變化的圖。

圖15C是表示與第2實施方式涉及的子塊的寫入工作相伴的閾值電壓分布的變化的圖。

圖15D是表示與第2實施方式涉及的子塊的寫入工作相伴的閾值電壓分布的變化的圖。