[發明專利]一種基于相位選擇插值型的半速率時鐘數據恢復電路

有效

• 申請號: 201310342749.X
• 申請日: 2013-08-08
• 公開（公告）號: CN103414464A
• 公開（公告）日: 2013-11-27
• 發明（設計）人: 張長春;李軒;李衛;郭宇鋒;劉蕾蕾
• 申請（專利權）人: 南京郵電大學
• 主分類號: H03L7/089
• 分類號: H03L7/089
• 代理公司: 南京經緯專利商標代理有限公司 32200
• 代理人: 葉連生

技術領域

本發明屬于半導體集成電路設計技術領域，涉及用于高速串行通信的時鐘數據恢復電路，具體指的是一種基于相位選擇/插值型的半速率時鐘數據恢復電路。

背景技術

時鐘數據恢復電路是實現高速串行通信的關鍵模塊。在很多傳輸系統中，數據流并沒有與之相關的時鐘信號，因此時鐘數據恢復電路需要從接收到的串行數據中恢復出時鐘信號，并通過恢復的時鐘將接收到的數據重定時，采樣含噪聲的數據，從而消除數據在傳輸過程中引入的抖動。

傳統的基于相位選擇/插值型的半速率時鐘數據恢復電路結構如圖1所示。該電路由半速率Bang-Bang型鑒相器、數字濾波器、數字控制器、相位選擇器、相位插值器、控制器以及外環參考時鐘組成。其中外環參考時鐘提供4相差分時鐘Clk0°、Clk180°、Clk90°和Clk270°分別給相位選擇器1、3和相位選擇器2、4，各個相位選擇器根據對應的控制信號C_PS1、C_PS2、C_PS3和C_PS4分別進行2選1的操作生成4個差分時鐘信號Clk_1、Clk_2、Clk_3和Clk_4；相位插值器1、相位插值器2根據控制信號C_PI分別對?Clk_1、Clk_2和Clk_3、Clk_4做相位插值的操作生成一對正交差分時鐘信號Clk_I和Clk_Q；半速率Bang-Bang鑒相器比較輸入數據和Clk_Q的相位關系生成相應的超前UP和滯后DN信號；數字濾波器對UP和DN信號濾波后生成UP_F和DN_F信號；數字控制器接收UP_F和DN_F信號生成控制四個相位選擇器和兩個相位插值器的控制信號C_PS1、C_PS2、C_PS3、C_PS4和C_PI。整個時鐘數據恢復環路如同鎖相環，直到Clk_Q和輸入數據的相位對準即達到環路鎖定，鎖定后從半速率Bang-Bang鑒相器中恢復出兩路分接后的數據Re_Data1和Re_Data2。這種傳統的電路結構，在相位選擇/插值電路部分較為冗雜，為了產生一對正交時鐘信號采用了一對相同的電路組合，即兩個相位選擇器加一個相位插值器，另外數字控制器需要產生四個相位選擇控制信號和一個相位插值控制信號，增加了數字控制器的設計難度。

發明內容

技術問題：本發明針對現有技術中存在的不足，提出一種基于相位選擇插值型時鐘數據恢復電路。

技術方案：本發明為解決上述技術問題，采用如下技術方案：

所述半速率時鐘數據恢復電路包括半速率Bang-Bang型鑒相器、數字濾波器、數字控制器、相位選擇器、相位插值器以及外環參考時鐘；

所述第一相位選擇器接收外環參考時鐘輸出的相位分別為0°和180°的2路差分時鐘信號，在第一相位選擇控制信號控制下，進行2選1的操作生成第一差分時鐘信號CLK_1；

所述第二相位選擇器接收外環參考時鐘輸出的相位分別為90°和270°的2路差分時鐘信號，在第二相位選擇控制信號控制下，進行2選1的操作生成第二差分時鐘信號CLK_2；

所述第一相位插值器接收第一差分時鐘信號CLK_1和第二差分時鐘信號CLK_2，在第三相位插值器控制信號C_PI控制下，對第一差分時鐘信號和第二差分時鐘信號做相位插值生成第一恢復時鐘信號CLK_I；

所述第二相位插值器接收第二差分時鐘信號CLK_2的反相信號和第一差分時鐘信號CLK_1，在第三相位插值器控制信號C_PI控制下，對第二差分時鐘信號的反相信號和第一差分時鐘信號做相位插值生成第二恢復時鐘信號CLK_Q；

所述半速率Bang-Bang型鑒相器接收輸入數據Data和相位插值器輸出的恢復時鐘信號，比較二者的相位關系生成第一超前信號和第二滯后信號；

所述數字濾波器接收半速率Bang-Bang型鑒相器輸出的第一超前信號UP和第二滯后信號DN，生成并輸出第一濾波后超前信號UP_F和第二濾波后滯后信號DN_F；

所述數字控制器在分頻時鐘信號控制下，接收第一濾波后超前信號UP_F和第二濾波后滯后信號DN_F，輸出第一相位選擇控制信號C_PS1、第二相位選擇控制信號C_PS1和第三相位插值器控制信號C_PI，前兩者分別控制第一相位選擇器、第二相位選擇器，第三者同時控制第一相位插值器和第二相位插值器；

所述半速率時鐘數據恢復電路直到第二時鐘信號和輸入數據Data的相位對準即達到環路鎖定，同時從半速率Bang-Bang鑒相器中恢復出兩路分接后的數據。