[發明專利]參數化的BCH糾錯碼的并行編碼方法及裝置無效
| 申請號: | 201310340916.7 | 申請日: | 2013-08-06 |
| 公開(公告)號: | CN103401566A | 公開(公告)日: | 2013-11-20 |
| 發明(設計)人: | 李東新;周桑彥 | 申請(專利權)人: | 河海大學 |
| 主分類號: | H03M13/15 | 分類號: | H03M13/15 |
| 代理公司: | 南京蘇高專利商標事務所(普通合伙) 32204 | 代理人: | 李玉平 |
| 地址: | 211100 江*** | 國省代碼: | 江蘇;32 |
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| 摘要: | |||
| 搜索關鍵詞: | 參數 bch 糾錯碼 并行 編碼 方法 裝置 | ||
技術領域
本發明涉及電子信息學科中的電路與信息處理技術領域,特別是涉及一種參數化的BCH糾錯碼的并行編碼方法及裝置。
背景技術
糾錯碼技術是眾多的信道編碼技術中的一種方法,它的目的就是為了使待傳輸的數據信息能夠完全正確的傳輸到信息的接收端。縱觀糾錯碼技術的整個發展歷程,隨著編碼理論知識和大規模集成電路技術的飛速發展,糾錯碼技術的應用范圍也越來越寬廣,目前它已經廣泛應用在數字系統中;例如,數字通信系統,數據的采集和數據的存儲,以及我們日常生活中的手機、數碼相機,數字播放器,固態硬盤等等。BCH糾錯碼是這一種比較常用的糾錯編碼技術,因此對BCH編解碼的研究,不僅僅在存儲方面,而且在其他方面的實際應用也有較大的意義和價值。
隨著技術的不斷發展,人們對信息速率的要求也越來越高,芯片內部的并行速率的也越來越快,如果還依舊采用傳統的串行BCH編解碼技術,對整個系統的性能將是一個很大的降低。例如,一個8位寬的數據總線,傳輸速率是100M,要對512bit的數據進行編碼,如果采用傳統的串行編碼技術,它將需要5120ns,假如采用并行的編碼技術,僅僅需要640ns,并且保證數據的傳輸速率沒有發生變化。因此,在當今為了滿足人們對信息速率及帶寬的需求,必須采用并行的編解碼。
由于傳統的串行編碼的整個過程是將數據位和校驗位一步一步的輸出直至構成一個完整的系統碼,完成整個過程最低需要經過n個時鐘周期,其中n代表整個碼字的長度。但是,如果實際的系統中的待編碼的位數較大時,或者糾錯的位數較大時,如果還采用這種方法,將會給整個系統帶來較大的延時。從而影響了整體系統的實時傳輸特性。而并行編碼就是解決上述問題的最佳辦法,因此研究并行編解碼在目前的應用中顯得尤為重要。隨著數字技術的飛速發展,在將來的產品中其數據的位數會變得更長,并行編碼的位寬也會增加,更重要的是其要求的糾錯能力要求也變得更高。
發明內容
發明目的:針對現有技術中存在的問題和不足,本發明提供一種參數化的BCH糾錯碼的并行編碼方法及裝置。
技術方案:參數化的BCH糾錯碼的并行編碼方法,包括如下步驟:
確定糾錯碼的糾錯能力,即確定可糾錯位數t,以及信息位的長度k;
求解生成多項式矩陣,生成多項式g(X)的次數為(n-k);
并行編碼的位數為p,校驗位的臨時變量與生成多項式矩陣進行邏輯運算,最后輸出編碼結果;
其中,輸入的信息位長度k可以被并行編碼的位數p分割為k/p等份,如果kmodp=0,且并行編碼的位數p是小于生成多項式的次數(n-k),則經過k/p個節拍,可完成全部的編碼;如果kmodp≠0,在信息位中添加額外的z位0使得(k+z)modp=0,其中z的值是固定的。用verilog?HDL語言輸出編碼結果。
一種采用上述參數化的BCH糾錯碼的并行編碼方法的裝置,包括:校驗位臨時變量模塊、生成多項式矩陣模塊、邏輯運算模塊、編碼結果存儲模塊;原信息位輸入所述生成多項式矩陣模塊產生生成多項式矩陣,校驗位臨時變量與所述生成多項式矩陣通過所述邏輯運算模塊輸出數據到所述校驗位臨時變量模塊,所述校驗位臨時變量模塊將結果傳輸給所述編碼結果存儲模塊。
本發明采用上述技術方案,具有以下有益效果:與現有技術相比,本發明糾錯位數t的參數化,可使該設計能應用在各種糾錯能力要求的情況下。并行編碼的位寬的參數化,可使該設計根據運行的硬件環境使編碼速度達到最大。數據信息位的長度的參數化,使本設計可以對不同長度的信息位進行編碼。通過本專利,可以輸出一個用verilog?HDL語言來描述的完整的編碼模塊。生成的編碼模塊的編碼速度快,占用資源少。
附圖說明
圖1為本發明利用生成多項式矩陣來實現的并行編碼的實現架構圖;
圖2為本發明采用Verilog?HDL硬件描述語言實現的RTL圖,其中,t=12,p=64,k=4096;
圖3為本發明的數據流向圖。
具體實施方式
下面結合具體實施例,進一步闡明本發明,應理解這些實施例僅用于說明本發明而不用于限制本發明的范圍,在閱讀了本發明之后,本領域技術人員對本發明的各種等價形式的修改均落于本申請所附權利要求所限定的范圍。
如圖1-3,參數化的BCH糾錯碼的并行編碼方法,包括如下步驟:
(1)確定糾錯碼的糾錯能力,即確定可糾錯位數t,以及信息位的長度k;
(2)求解生成多項式矩陣,生成多項式g(X)的次數為(n-k);
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