[發明專利]用于FinFET標準單元中多晶硅單元邊緣結構的布局驗證方法

在審

• 申請號: 201310339840.6
• 申請日: 2013-08-06
• 公開（公告）號: CN104050306A
• 公開（公告）日: 2014-09-17
• 發明（設計）人: 陳仕昕;劉凱明
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: G06F17/50
• 分類號: G06F17/50
• 代理公司: 北京德恒律治知識產權代理有限公司 11409
• 代理人: 章社杲;孫征

1.一種方法，包括：

限定包括至少一個晶體管和形成在單元邊緣上的多晶硅偽結構的標準單元；

使用所述標準單元由輸入的門級網表形成預布局原理圖網表，其中所述預布局原理圖網表包括對應于每個所述多晶硅偽結構的三端子器件；

使用所述門級網表，進行自動置放和布線處理以使用所述標準單元形成用于制造集成電路的布局網表；

使用所述布局網表，布局所述標準單元并且在所述標準單元之間布局布線連接以形成用于所述集成電路的布局；

從用于所述集成電路的所述布局中提取后布局網表原理圖，所述后布局網表原理圖包括用于所述布局網表中的每個多晶硅偽結構的三端子器件；以及

對比所述預布局網表與所述后布局網表。

2.根據權利要求1所述的方法，進一步包括：

在執行所述自動置放和布線期間，如果兩個所述標準單元相互相鄰置放，則在這兩個相鄰的標準單元共用的公共邊界處形成鄰接的多晶硅偽結構。

3.根據權利要求2所述的方法，進一步包括：向所述后布局網表加入模擬所述鄰接的多晶硅偽結構的泄漏電流的電阻器。

4.一種用于制造集成電路的方法，包括：

限定功能庫，所述功能庫實現為包括finFET器件的標準單元；

在每個標準單元中，在單元邊緣上形成覆蓋所述finFET器件的至少部分鰭的多晶硅偽結構；

為包括與每個所述多晶硅偽結構對應的三端子MOS器件的每個標準單元，限定網表原理圖；

使用所述標準單元接收限定實現集成電路的期望功能的門級網表；

使用所述標準單元形成預布局原理圖網表，所述預布局原理圖包括用于所述標準單元中的每個所述多晶硅偽結構的三端子MOS器件；

使用所述門級網表，進行自動置放和布線處理以使用所述標準單元生成實現用戶定義功能的布局網表；

進行布局以對集成電路實施所述布局網表；

從所述布局中提取后布局原理圖網表，所述后布局原理圖包括與所述布局中的每個多晶硅偽結構對應的三端子MOS器件；

對比所述預布局原理圖網表與所述后布局原理圖網表以獲得對比結果；以及

響應于所述對比結果，通過由所述后布局原理圖形成光掩模生成輸出來制造集成電路。

5.根據權利要求4所述的方法，進一步包括：在獲得所述對比結果之后，從所述布局中提取布局參數數據并且將所述布局參數數據加入到所述后布局網表中；以及

使用所述布局參數數據和所述后布局網表，進行仿真以確定所述集成電路設計是否符合預定電特性。

6.根據權利要求5所述的方法，進一步包括：

確定所述集成電路設計失敗是否符合所述預定電特性；以及

修改所述門級網表。

7.一種用于形成集成電路的方法，包括：

接收門級網表，所述門級網表限定所述集成電路的功能；

限定使用finFET標準單元形成的預定塊的標準單元庫，每個finFET標準單元都包括至少一個半導體鰭、至少一個多晶硅柵極以及一個或者多個單元邊緣處的偽多晶硅結構，所述偽多晶硅結構覆蓋所述至少一個半導體鰭的一部分；

使用所述標準單元由所述門級網表形成預布局網表原理圖，對于每個所述偽多晶硅結構，所述預布局網表原理圖具有帶柵極端子、源極端子以及體端子的三端子MOS器件；

使用所述門級網表，進行所述標準單元的自動置放和布線以實現所述集成電路的所述功能，并且提供布局網表；

使用所述標準單元形成用于對所述集成電路實現所述功能的布局；

從所述布局中提取后布局原理圖網表，所述后布局原理圖網表包括用于所述布局中的每個偽多晶硅結構的三端子MOS器件；以及

通過進行對比所述預布局原理圖網表與所述后布局原理圖網表的布局與原理圖對比來驗證所述布局。

8.根據權利要求7所述的方法，進一步包括：

在所述自動置放和布線期間，對于相鄰的所述標準單元，在相鄰的所述標準單元的公共邊界處形成鄰接的偽多晶硅結構。

9.根據權利要求8所述的方法，其中，對于所述鄰接的偽多晶硅結構，所述后布局網表原理圖包括成對的三端子MOS器件，每個三端子器件都具有柵極端子、源極端子和體端子，并且所述柵極端子相互連接，所述體端子相互連接。

10.根據權利要求9所述的方法，進一步包括：對于所述鄰接的偽多晶硅結構中的每一個，在所述后布局原理圖網表中提供電阻器，所述電阻器模擬所述鄰接的多晶硅結構的泄漏電流。