[發(fā)明專利]一種多層次協(xié)同低功耗設計方法

有效

• 申請?zhí)枺?/td>: 201310337396.4
• 申請日: 2013-08-05
• 公開（公告）號: CN103412990A
• 公開（公告）日: 2013-11-27
• 發(fā)明（設計）人: 王翔;張溢
• 申請（專利權(quán)）人: 北京航空航天大學
• 主分類號: G06F17/50
• 分類號: G06F17/50;G06F1/32
• 代理公司: 北京慧泉知識產(chǎn)權(quán)代理有限公司 11232
• 代理人: 王順榮;唐愛華

1.一種多層次協(xié)同低功耗設計方法，其特征在于：該方法具體步驟如下：

步驟一：搭建SoC片上系統(tǒng)

SoC片上系統(tǒng)由處理器CPU、SDRAM、通用I/O接口即GPIO接口、同步JTAG模塊、通用串口控制器UART、可編程中斷控制器PIC、定時器以及電源管理模塊這些部分組成，處理器CPU通過系統(tǒng)總線與SDRAM、通用I/接口即GPIO接口、通用串口控制器UART、可編程中斷控制器PIC、定時器以及電源管理模塊連接并進行數(shù)據(jù)交互，同步JTAG模塊則通過調(diào)試接口與處理器CPU相連接；通過這些模塊給實驗搭建了應有的硬件設備，并通過同步JTAG模塊以及通用串口控制器UART接口跟上位機進行通信，從而實現(xiàn)整個系統(tǒng)的在線調(diào)試，并對整個系統(tǒng)進行相關(guān)的功能測試，確保系統(tǒng)整體以及各個模塊正常工作；

步驟二：系統(tǒng)級低功耗設計

SoC片上系統(tǒng)的工作模型抽象為以下幾個狀態(tài)：包括空閑，請求，準備，運行以及結(jié)束；當SoC片上系統(tǒng)工作完畢后，系統(tǒng)工作模式將進入“空閑”的狀態(tài)，并一直停留在這個狀態(tài)，一直到系統(tǒng)有了新的請求，才會再一次進入一系列其他的狀態(tài)；由此將SoC片上系統(tǒng)所處于的狀態(tài)分為兩類，分別是“空閑”狀態(tài)以及“工作”狀態(tài)；當SoC片上系統(tǒng)處于“空閑”狀態(tài)時，判斷總線對處理器CPU的請求是否有效，如果請求有效，那么就打開門控時鐘，讓時鐘接入模塊，使其正常工作；否則就關(guān)閉門控時鐘，使系統(tǒng)節(jié)省功耗；

步驟三：寄存器傳輸級低功耗設計

根據(jù)步驟一、二所述，寄存器傳輸級的低功耗設計十分重要，需要設計受可編程中斷控制器PIC控制的電源管理模塊、通過電源管理模塊控制關(guān)閉或者開啟系統(tǒng)時鐘的門控時鐘模塊以及將系統(tǒng)與上位機連接并對系統(tǒng)進行在線調(diào)試的JTAG接口；系統(tǒng)通過同步JTAG模塊鏈接上位機以及可編程中斷控制器PIC，通過寫入滴答定時器的寄存器來設定，當處理器CPU處于空閑狀態(tài)一定時間時，產(chǎn)生一個中斷信號給可編程中斷控制器PIC，然后會產(chǎn)生一個待機信號“doze”，使電源管理模塊進入doze模式，同時由電源管理模塊將clockgating_cpu這個使能信號拉低，這樣就關(guān)閉了處理器CPU的時鐘信號，使SoC片上系統(tǒng)進入待機狀態(tài)，此時系統(tǒng)對之前的任務進行壓棧處理，以便喚醒時快速恢復“工作”狀態(tài)；也直接由同步JTAG模塊寫可編程中斷控制器PIC的寄存器，使可編程中斷控制器PIC直接輸出“sleep”休眠信號，控制電源管理模塊，讓它將控制門控時鐘模塊的兩個使能信號同時拉低，這樣就同時關(guān)閉處理器CPU以及滴答定時器即Tick?Timer的時鐘信號，使系統(tǒng)進入休眠狀態(tài)以節(jié)省功耗；總線上接到進入“工作”狀態(tài)的請求信號時，可編程中斷控制器PIC輸出中斷信號，使電源管理模塊輸出一個“wakeup”的喚醒信號給電源管理模塊，使其清空之前的“待機”或者“休眠”狀態(tài)寄存器，將控制門控時鐘模塊的兩個使能信號還原為高電平，打開處理器CPU以及滴答定時器即Tick?Timer的時鐘信號，并將其之前進行壓棧處理的信號還原，使處理器CPU快速喚醒，并進入“工作”狀態(tài)，這樣便完成了整個SoC片上系統(tǒng)在寄存器傳輸級的低功耗設計；其中門控時鐘設計采用基于鎖存器的門控時鐘電路，此種電路結(jié)構(gòu)電學特性相對穩(wěn)定，且不容易產(chǎn)生毛刺信號，保留門控時鐘信號完整的上升沿，很好的控制系統(tǒng)時鐘；

步驟四：門級低功耗設計

針對整個系統(tǒng)寄存器在對寄存器傳輸級代碼進行門級電路綜合的過程中對全局進行時鐘控制，通過EDA軟件對門級網(wǎng)表中的全局觸發(fā)器以及寄存器插入集成門控時鐘單元ICG，通過EDA工具對全局超過90%的寄存器或者觸發(fā)器進行門控時鐘設計，從而通過集成門控時鐘單元ICG控制全局觸發(fā)器以及寄存器的時鐘信號，讓全局觸發(fā)器以及寄存器的時鐘信號都在空閑狀態(tài)下被關(guān)閉，避免全局觸發(fā)器以及寄存器的時鐘信號無效翻轉(zhuǎn)，使系統(tǒng)的動態(tài)功耗普遍降低40%以上；由于集成門控時鐘單元ICG已經(jīng)作為EDA中的標準單元模塊，所以不需要單獨設計，只需要通過腳本對整個系統(tǒng)插入并加以利用即可；

步驟五：系統(tǒng)功能驗證

通過靜態(tài)時序仿真以及形式驗證，對步驟四中生成的門級網(wǎng)表進行相關(guān)仿真驗證，得到靜態(tài)時序分析報告，并分析時序報告結(jié)果，確保其最長時許路徑滿足系統(tǒng)時序要求；通過形式驗證對比寄存器傳輸級的硬件描述語言與EDA工具生成的門級網(wǎng)表之間的差異，要確保通過形式驗證，使其寄存器傳輸級的硬件描述語言與門級網(wǎng)表的邏輯等效；通過以上驗證之后，要對整個系統(tǒng)功能在FPGA中進行與上位機的聯(lián)調(diào)，確保其功能正常，并且能夠正確判定空閑和工作狀態(tài)，產(chǎn)生門控使能信號，關(guān)閉或者開啟系統(tǒng)時鐘；如果不滿足以上驗證結(jié)果則需要回到步驟二，對系統(tǒng)重新進行低功耗設計的修改。