[發明專利]一種TDDB的測試結構及測試方法

有效

• 申請號: 201310335567.X
• 申請日: 2013-08-02
• 公開（公告）號: CN104345253B
• 公開（公告）日: 2017-11-10
• 發明（設計）人: 馮軍宏
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司
• 主分類號: G01R31/12
• 分類號: G01R31/12
• 代理公司: 北京市磐華律師事務所11336
• 代理人: 董巍,高偉

技術領域

本發明涉及半導體領域，具體地，本發明涉及一種TDDB的測試結構及測試方法。

背景技術

隨著集成電路技術的持續發展，芯片上將集成更多器件，芯片也將采用更快的速度。在這些要求的推進下，器件的幾何尺寸將不斷縮小，在芯片的制造工藝中不斷采用新材料、新技術和新的制造工藝。這些改進對于單個器件的壽命影響非常大，可能造成局部區域的脆弱性增加、功率密度的提高、器件的復雜性增加以及引入新的失效機制，同時較小的容錯空間意味著壽命問題必須在設計的一開始就必須考慮，并且在器件的開發和制造過程中一直進行監控和測試，一直到最終產品的完成。

伴隨超大規模集成電路(Ultra Large Scale Integrated circuit，ULSI)尺寸的不斷縮小，半導體器件MOS中的柵極介電層尺寸也不斷的縮小，以獲得更高的性能，當在器件上加恒定的電壓，使器件處于積累狀態經過一段時間后，器件中的介電層就會擊穿，特別是金屬介質層(inter-metal-dielectrics，IMD)會被擊穿，這期間經歷的時間就是在該條件下的壽命，也就是一般所說的與時間相關電介質擊穿(time dependent dielectric breakdown，TDDB)，在后段制程(The back end of line,BEOL)中，所述TDDB是衡量所述金屬介質層(inter-metal-dielectrics，IMD)以及所述半導體器件穩定性的關鍵因素之一。

其中，所述IMD的TDDB性能溫度越高時越差，所述IMD越容易被擊穿，因此隨著半導體器件尺寸的不斷縮小，高電阻(High-R)焦耳熱效應(Joule heating effect)成為影響IMD的TDDB性能以及器件性能的關鍵因素。

現有技術中有器件中TDDB性能的測試結構，如圖1所示，在所述結構中包括至少兩個測試件，其中至少一第一測試件101呈梳狀結構；至少一第二測試件102呈梳狀結構或者蛇形彎曲結構，并且所述兩個測試件相對交錯設置，并與所述有源區相連接；優選方式為包含兩梳狀結構的測試件，每個測試件具有多個導電梳齒。其測試方法為：在應力狀態下，所述第一測試件101施加應力電壓，所述第二測試件102接地，在測量狀態下，所述第一測試件101施加電壓Vop，所述第二測試件102接地，通過所述兩種狀態來評價器件的TDDB性能，但是該測試結構不能評價由于高電阻(High-R)焦耳熱效應(Joule heating effect)引起的TDDB性能的衰退。

因此，隨著半導體器件縮小，高電阻(High-R)焦耳熱效應(Joule heating effect)對TDDB性能影響越來越大，但是現有技術中的測試結構并不能很好的評價高電阻(High-R)焦耳熱效應(Joule heating effect)對TDDB性能的影響，所以需要對現有技術中的測試結構進行改進，以解決上述問題，提高器件的性能和良率的檢測能力。

發明內容

在發明內容部分中引入了一系列簡化形式的概念，這將在具體實施方式部分中進一步詳細說明。本發明的發明內容部分并不意味著要試圖限定出所要求保護的技術方案的關鍵特征和必要技術特征，更不意味著試圖確定所要求保護的技術方案的保護范圍。

本發明為了克服目前存在問題，提供了一種TDDB的測試結構，包括：測試單元、電阻陣列單元以及控制單元；其中，所述測試單元位于所述電阻陣列單元的上方，且兩者之間設置有金屬介質層，所述電阻陣列單元和所述控制單元串聯后與所述測試單元并聯設置于第一連接端和第二連接端之間；

通過在所述第一連接端和第二連接端之間施加不同的電壓，所述控制單元控制所述電阻陣列單元處于工作的應力狀態或不工作的測量狀態，通過所述兩種狀態來評價由所述電阻陣列單元的焦耳熱對所述金屬介質層電擊穿性能的影響，真實模擬了真實集成電路中工作時電阻焦耳熱對金屬介質層可靠性的影響。作為優選，所述控制單元為二極管或者MOS。

作為優選，所述電阻陣列單元與所述控制單元串聯后與所述第二連接端相連，所述電阻陣列單元的另一端與所述第一連接端相連。

作為優選，所述電阻陣列單元與所述二極管的正極相連，所述二極管的負極與所述第二連接端相連。

作為優選，所述電阻陣列單元與所述MOS的源極和柵極相連，所述MOS的漏極與所述第二連接端相連。

作為優選，所述測試單元包含設置于同一平面的兩梳狀結構的測試件，每個測試件具有多個導電梳齒，所述導電梳齒相互交錯，形成梳狀對梳狀的測試組件。