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[發明專利]ARM處理器的NoC資源網絡接口及其驅動方法無效

專利信息
申請號: 201310334500.4 申請日: 2013-08-02
公開(公告)號: CN103412849A 公開(公告)日: 2013-11-27
發明(設計)人: 許川佩;孫義軍;陶意;萬春霆 申請(專利權)人: 桂林電子科技大學
主分類號: G06F15/173 分類號: G06F15/173
代理公司: 桂林市持衡專利商標事務所有限公司 45107 代理人: 歐陽波
地址: 541004 廣*** 國省代碼: 廣西;45
權利要求書: 查看更多 說明書: 查看更多
摘要:
搜索關鍵詞: arm 處理器 noc 資源 網絡 接口 及其 驅動 方法
【說明書】:

技術領域

發明涉及片上網絡IP核間通信技術領域,具體為一種ARM處理器的NoC資源網絡接口及其驅動方法。?

背景技術

隨著半導體工藝技術的發展,單個芯片上可以集成越來越多的IP核,由于總線上的設備在通信時對總線的獨占性以及單一總線對同步時鐘的要求,使得片上系統(System-on-a-Chip)的設計方法不能滿足設計要求。片上網絡(NoC,Networks?on?Chip)的提出從體系結構上徹底解決了總線結構帶來的問題,NoC借鑒計算機網絡中分組交換的通信思想,將計算機網絡技術移植到芯片設計上來,實現大量IP核互連。NoC采用全局異步、局部同步技術(GALS),支持并行通信,具有良好的擴展性。?

NoC由片上通信節點網絡和與之連接的多個資源節點組成,片上通信節點網絡包括通信連接的路由節點和資源網絡接口(Resource–Network–Interface,RNI)。資源節點完成廣義上的計算任務,資源節點可以是嵌入式微處理器和DSP核、可重構器件、存儲器、輸入輸出設備等,資源節點通過資源網絡接口連接到片上網絡中。資源網絡接口是資源節點與路由節點之間的接口,是二者之間進行通信的橋梁。?

ARM處理器有豐富的外設接口,實時性強,能夠穩定地運行移植到芯片中的Linux操作系統,支持多任務處理,以ARM處理器作為NoC片上多核系統的資源節點可以極大地拓展NoC系統應用空間。?

但目前尚未見到專用于連接ARM處理器的NoC資源網絡接口的報道。?

發明內容

本發明的目的是提供一種ARM處理器的NoC資源網絡接口及其驅動方法,實現ARM處理器和NoC系統其他IP核數據的高速、可靠傳輸。?

本發明公開ARM處理器的NoC資源網絡接口,所述片上網絡NoC基于FPGA(英文Field?Programmable?Gate?Array的縮寫,即現場可編程門陣列)芯片,系統內的若干路由節點相互連接,系統結構為規則的2維網格(2D-Mesh)拓撲結構,NoC中的路由節點采用基于虛通道技術的蟲洞數據交換機制,通過無死鎖的確定性XY維路由算法實現。資源節點是嵌入式微處理器、DSP核、可重構器件、存儲器、輸入輸出設備等,資源節點通過資源網絡接口與NoC的路由節點連接。ARM處理器作為NoC的資源節點,本發明設計ARM處理器的NoC資源網絡接口連接該ARM處理器和NoC的某個路由節點。本發明設計ARM處理器的NoC資源網絡接口包括建立于FPGA中的AHB總線接口處理模塊、發送模塊和接收模塊,AHB總線接口處理模塊與ARM處理器AHB總線時序相配合,經數據總線直接與ARM處理器的AHB總線連接,FPGA成為ARM處理器的一個外部存儲器。ARM處理器中移植了嵌入式Linux操作系統,并在Linux操作系統下設計FPGA的設備驅動程序。本資源網絡接口與ARM處理器連接的數據總線主要有16位寬的數據線,以及地址線和控制信號線。本資源網絡接口與片上網絡的一個路由節點相連接,二者之間有握手信號線和發送、接收數據線。發送模塊包括FIFO(first?in?first?out的縮寫,即先進先出)輸入數據緩存器、組包器和控制器。發送模塊的控制器接收ARM處理器發出的數據,組包器對數據進行相應的打包處理,然后將數據在輸入數據緩存器中暫存,再送入所連接的路由節點;接收模塊包括FIFO輸出數據緩存器和應答器。接收模塊的輸出緩存器接收并暫存路由節點本地方向發送過來的數據,傳遞給ARM處理器,應答器根據輸出緩存器存儲狀態對路由節點的數據傳輸請求給予對應的響應。FIFO輸入數據緩存器和FIFO輸出數據緩存器為本資源網絡接口的異步輸入、輸出緩沖器。?

FIFO輸入數據緩存器和FIFO輸出數據緩存器存儲深度設置為8,寬度設置為34位。?

本發明ARM處理器的NoC資源網絡接口的驅動方法主要步驟如下:?

Ⅰ、初始化?

啟動ARM處理器Linux操作系統下的FPGA的設備驅動程序,初始化FPGA中的資源網絡接口的各模塊,注冊FPGA資源網絡接口設備;?

Ⅱ、地址映射?

將資源網絡接口中發送模塊的輸入緩沖器和接收模塊的輸出緩沖器的物理地址映射到ARM處理器內核空間;?

FPGA中構造的發送模塊的輸入緩沖器和接收模塊的輸出緩沖器被分配各自的地址,在FPGA設備驅動過程中,這兩個地址映射到ARM處理器的內核空間,在驅動程序中通過這兩個地址讀取片上網絡中的數據或向片上網絡傳送數據。?

Ⅲ、發送和接收數據?

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