[發(fā)明專利]絕緣體上三維半導(dǎo)體器件及其形成方法

有效

• 申請?zhí)枺?/td>: 201310334054.7
• 申請日: 2013-08-02
• 公開（公告）號: CN103400858A
• 公開（公告）日: 2013-11-20
• 發(fā)明（設(shè)計）人: 梁仁榮;王敬;許軍
• 申請（專利權(quán)）人: 清華大學(xué)
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L29/786;H01L29/423;H01L29/51;H01L27/12;H01L21/336
• 代理公司: 北京清亦華知識產(chǎn)權(quán)代理事務(wù)所(普通合伙) 11201
• 代理人: 張大威

技術(shù)領(lǐng)域

本發(fā)明屬半導(dǎo)體制造技術(shù)領(lǐng)域，具體涉及一種絕緣體上三維半導(dǎo)體器件及其形成方法。

背景技術(shù)

金屬-氧化物-半導(dǎo)體場效應(yīng)晶體管（MOSFET）已經(jīng)為集成電路行業(yè)服務(wù)了四十多年。人們發(fā)明了各種各樣的巧妙技術(shù)使其特征尺寸不斷縮小，但是并沒有改變它的基本結(jié)構(gòu)。然而，集成電路設(shè)計窗口，包括性能、動態(tài)功耗、靜態(tài)功耗和器件容差，已經(jīng)縮小到不得不需要發(fā)明一種新的晶體管結(jié)構(gòu)的地步。

隨著柵長的不斷縮小，MOSFET的轉(zhuǎn)移特性（I_ds-V_gs）發(fā)生退化，主要表現(xiàn)在兩個方面。一是亞閾值斜率變大和閾值電壓降低，也就是說，通過降低柵電極電壓V_gs不能使得MOS器件關(guān)斷得很好。另一方面是，亞閾值斜率和閾值電壓均對柵長的變化特別敏感，也就是說，MOS器件的工藝容差變得非常差，該現(xiàn)象被稱為短溝道效應(yīng)。

為了有效地抑制短溝道效應(yīng)，研究人員提出了一種器件結(jié)構(gòu)，該器件結(jié)構(gòu)使得半導(dǎo)體溝道僅僅存在于非?？拷鼥诺牡胤剑軌蛳h(yuǎn)離柵的所有漏電通道。由于此時該半導(dǎo)體溝道足夠地薄，其形狀看起來像一條魚的鰭（Fin），因而研究人員形象地稱其為FinFET。Fin的結(jié)構(gòu)可以用傳統(tǒng)的圖形化（pattern）和刻蝕（etch）工藝實(shí)現(xiàn)。Fin的材料可以采用廉價的體Si襯底或絕緣體上硅襯底（SOI）來加工，如圖1（a）和（b）所示分別給出了體Si和SOI襯底上的FinFET器件基本結(jié)構(gòu)。Fin形成以后，在Fin上依次覆蓋柵介質(zhì)層、柵金屬電極，然后利用圖形化技術(shù)形成圖形化了的柵堆疊，緊接著可以形成側(cè)墻、LDD或halo注入、源漏金屬硅化物、平坦化隔離介質(zhì)、互連等工藝步驟，最終形成一個完整的具有功能的FinFET器件。可見，F(xiàn)in形成以后的工藝步驟均與傳統(tǒng)的MOS工藝類似，因此，F(xiàn)in的制作是FinFET器件的一個關(guān)鍵技術(shù)。

FinFET器件可以大幅增強(qiáng)柵對溝道的控制能力，有效地抑制了短溝道效應(yīng)，使其具有驅(qū)動電流大、關(guān)態(tài)電流小、器件開關(guān)比高、成本低、晶體管密度高等優(yōu)點(diǎn)。根據(jù)MOS器件的工作原理，假設(shè)其柵長固定，則該晶體管的驅(qū)動電流大小正比于器件的有效柵寬。對于具有Triple-gate結(jié)構(gòu)的FinFET器件而言，其有效柵寬為兩倍的Fin高度加上Fin的寬度。注意到，F(xiàn)in的高度通常為其寬度的兩倍，甚至更大，因此，F(xiàn)inFET器件的有效柵寬約為兩倍的Fin高度。但是，在模擬電路中，常常需要具有不同驅(qū)動電流的晶體管，而常規(guī)的FinFET器件由于受到制備工藝限制，在同一晶圓上形成具有不同高度的垂直半導(dǎo)體鰭難度較大?，F(xiàn)有技術(shù)采用不同數(shù)目Fin結(jié)構(gòu)單元并聯(lián)（如Multi-gate?FinFET）以形成更大驅(qū)動電流晶體管的解決方案，但該方法形成的晶體管的驅(qū)動電流仍呈分立形態(tài)，而非連續(xù)變化形態(tài)。

另一方面，人們提出了超薄體絕緣體上硅（Ultra-Thin?Body?SOI,UTB-SOI）結(jié)構(gòu)MOSFET器件，如圖2所示。在該器件中，Si溝道距離柵堆疊非常近，以致沒有可觀的漏電通道存在，具有非常低的關(guān)態(tài)電流，同樣地基于UTB?SOI結(jié)構(gòu)的MOSFET器件也能很好地抑制短溝道效應(yīng)。由于基于UTB?SOI結(jié)構(gòu)的MOS器件，與傳統(tǒng)的基于SOI或體硅結(jié)構(gòu)的MOS器件一樣，器件的有效柵寬可以隨意設(shè)計，即晶體管的驅(qū)動電流可以呈連續(xù)的變化形態(tài)，非常有利于模擬集成電路的設(shè)計。但是，UTB-SOI襯底需要SOI晶圓的Si薄膜的均勻性在±0.5nm，即小于2個Si原子層，換言之，5nm厚的超薄體Si薄膜具有小于±10%的非均勻性，并且這種均勻性不僅僅要求是存在于單一晶圓，也必須存在于晶圓與晶圓之間。所以，生產(chǎn)UTBSOI晶圓非常昂貴。目前，F(xiàn)inFET器件與UTB?SOI?MOS器件似乎是跑在兩條平行的跑道上的競爭技術(shù)，各自沿著自身的技術(shù)路線不斷發(fā)展，尚未很好地結(jié)合在一起。

發(fā)明內(nèi)容

本發(fā)明旨在至少在一定程度上解決上述技術(shù)問題之一或至少提供一種有用的商業(yè)選擇。為此，本發(fā)明的目的在于提出一種具有良率高、器件性能好的絕緣體上三維半導(dǎo)體器件及其形成方法。