[發(fā)明專利]一種應(yīng)力溝道PMOS器件及其制作方法

有效

• 申請?zhí)枺?/td>: 201310323926.X
• 申請日: 2013-07-29
• 公開（公告）號: CN104347705B
• 公開（公告）日: 2017-06-16
• 發(fā)明（設(shè)計）人: 趙猛
• 申請（專利權(quán)）人: 中芯國際集成電路制造（上海）有限公司
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L29/06;H01L21/336
• 代理公司: 上海光華專利事務(wù)所31219
• 代理人: 余明偉

技術(shù)領(lǐng)域

本發(fā)明涉及一種半導(dǎo)體器件及其制作方法，特別是涉及一種應(yīng)力溝道PMOS器件及其制作方法。

背景技術(shù)

根據(jù)國際半導(dǎo)體技術(shù)發(fā)展藍(lán)圖，CMOS技術(shù)將于2009年進(jìn)入32nm技術(shù)節(jié)點(diǎn).然而,在CMOS邏輯器件從45nm向32nm節(jié)點(diǎn)按比例縮小的過程中卻遇到了很多難題。為了跨越尺寸縮小所帶來的這些障礙，要求把最先進(jìn)的工藝技術(shù)整合到產(chǎn)品制造過程中。根據(jù)現(xiàn)有的發(fā)展趨勢，可能被引入到32nm節(jié)點(diǎn)的新的技術(shù)應(yīng)用，涉及如下幾個方面：浸入式光刻的延伸技術(shù)、遷移率增強(qiáng)襯底技術(shù)、金屬柵/高介電常數(shù)柵介質(zhì)柵結(jié)構(gòu)、超淺結(jié)以及其他應(yīng)變增強(qiáng)工程的方法，包括應(yīng)力鄰近效應(yīng)、雙重應(yīng)力襯里技術(shù)、應(yīng)變記憶技術(shù)、STI和PMD的高深寬比工藝、采用選擇外延生長的嵌入SiGe(pFET)和SiC(nFET)源漏技術(shù)、中端(middle of line，MOL)和后端工藝中的金屬化以及超低k介質(zhì)集成等。

金屬氧化物半導(dǎo)體場效應(yīng)晶體管(MOSFET)是集成電路最重要的基本有源器件。以N型MOSFET與P型MOSFET互補(bǔ)形成的CMOS是深亞微米超大集成電路的組成單元。眾所周知，提高M(jìn)OSFET器件速度并降低產(chǎn)品成本的主要手段是等比例縮小特征尺寸。但隨著器件尺寸進(jìn)入深亞微米領(lǐng)域，進(jìn)一步縮小尺寸將受到諸如材料、工藝和各種物理因素的潛在限制，且終究會達(dá)到其物理極限。如短溝道效應(yīng)(SCE)、漏感應(yīng)源勢壘下降效應(yīng)(DIBL)、熱載流子效應(yīng)(HCE)等，這將使器件性能和可靠性退化，限制特征尺寸的進(jìn)一步縮小。

隨著器件特征尺寸的不斷縮小，以提高溝道載流子遷移率為目的的應(yīng)變溝道工程起到越來越重要的作用。理論和經(jīng)驗(yàn)研究已經(jīng)證實(shí),當(dāng)將應(yīng)力施加到晶體管的溝道中時，晶體管的載流子遷移率會得以提高或降低；然而，電子和空穴對相同類型的應(yīng)變具有不同的響應(yīng)。例如，在電流流動的方向上施加壓應(yīng)力對空穴遷移率有利，但是對電子遷移率有害。而施加張應(yīng)力對電子遷移率有利,但是對空穴遷移率有害。具體而言，對于NMOS器件，在沿溝道方向引入張應(yīng)力提高了其溝道中電子的遷移率；另一方面，對于PMOS器件，在沿溝道方向引入壓應(yīng)力提高了其溝道中空穴的遷移率。目前，在溝道中引入應(yīng)變的方式也層出不窮，主要來說有兩種，第一種是通過在硅襯底上外延弛豫鍺硅緩沖層(buffer)層，之后外延應(yīng)變硅實(shí)現(xiàn)溝道應(yīng)變的引入；第二種是通過選擇性外延技術(shù)在源漏區(qū)生長鍺硅，實(shí)現(xiàn)在溝道區(qū)引入應(yīng)變。然而，現(xiàn)有的種種溝道引入應(yīng)力的方法，往往具有工藝復(fù)雜、應(yīng)力容易消失、容易造成溝道 漏電流增大等缺點(diǎn)。

發(fā)明內(nèi)容

鑒于以上所述現(xiàn)有技術(shù)的缺點(diǎn)，本發(fā)明的目的在于提供一種應(yīng)力溝道PMOS器件及其制作方法，用于解決現(xiàn)有技術(shù)中的種種問題。

為實(shí)現(xiàn)上述目的及其他相關(guān)目的，本發(fā)明提供一種應(yīng)力溝道PMOS器件的制作方法，至少包括以下步驟：

1）提供一硅襯底，于所述硅襯底中形成溝槽結(jié)構(gòu)；

2）于所述溝槽結(jié)構(gòu)內(nèi)形成包括Si_1-xC_x層、Si_1-yC_y層及SiGe溝道層的疊層結(jié)構(gòu)，其中，x的取值范圍為0.001～0.3，y的取值范圍為0.01～0.5，且x<y；

3）于所述SiGe溝道層表面形成柵極結(jié)構(gòu)；

4）刻蝕所述柵極結(jié)構(gòu)兩側(cè)下方的疊層結(jié)構(gòu)，形成填充槽；

5）于所述填充槽內(nèi)形成SiGe填充層。

作為本發(fā)明的應(yīng)力溝道PMOS器件的制作方法的一種優(yōu)選方案，步驟1）包括步驟：

1-1）于所述硅襯底中形成淺溝道隔離結(jié)構(gòu)；

1-2）于所述淺溝道隔離結(jié)構(gòu)內(nèi)的硅襯底中形成溝槽結(jié)構(gòu)。

作為本發(fā)明的應(yīng)力溝道PMOS器件的制作方法的一種優(yōu)選方案，步驟2）中，x的取值范圍為0.005～0.1，y的取值范圍為0.1～0.25。

作為本發(fā)明的應(yīng)力溝道PMOS器件的制作方法的一種優(yōu)選方案，步驟2）所述的SiGe溝道層中Ge的摩爾比例為0.02～0.45。

進(jìn)一步地，步驟2）所述的SiGe溝道層中包括自下往上排列的多個SiGe梯度層，且自下往上排列的多個SiGe梯度層中Ge的摩爾比例依次增大。

作為本發(fā)明的應(yīng)力溝道PMOS器件的制作方法的一種優(yōu)選方案，步驟2）所述的SiGe溝道層中摻雜有Sn或P。

作為本發(fā)明的應(yīng)力溝道PMOS器件的制作方法的一種優(yōu)選方案，步驟2）還包括采用氬氣、氮?dú)饧胺鷼鈱λ鯯iGe溝道層表面進(jìn)行平坦化處理的步驟。