[發明專利]半導體結構的形成方法

有效

• 申請號: 201310315154.5
• 申請日: 2013-07-24
• 公開（公告）號: CN104347477B
• 公開（公告）日: 2018-06-01
• 發明（設計）人: 周鳴
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司
• 主分類號: H01L21/768
• 分類號: H01L21/768;H01L21/31
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 駱蘇華

一種半導體結構的形成方法，包括：提供襯底，所述襯底表面具有待刻蝕層，所述待刻蝕層的材料為低K介質材料；在所述待刻蝕層表面形成第一掩膜層，所述第一掩膜層的材料為摻氮的碳氧化硅；刻蝕部分所述第一掩膜層，直至暴露出待刻蝕層為止；在刻蝕部分所述第一掩膜層之后，以所述第一掩膜層為掩膜刻蝕所述待刻蝕層，在所述待刻蝕層內形成開口；在所述開口內形成填充滿所述開口的導電結構。所形成的半導體結構形貌良好、性能穩定。

技術領域

本發明涉及半導體制造技術領域，尤其涉及一種半導體結構的形成方法。

背景技術

隨著集成電路技術的不斷發展，半導體器件的集成度不斷提高，電路中的導電結構數量增加，所述導電結構之間的距離也相應縮小，因此，由導電結構的寄生電容和寄生電阻引起的電阻電容延遲（RC Delay，Resistive Capacitive Delay）效應更為嚴重。為了降低所述電阻電容延遲效應，現有技術在導電結構之間采用低K（low K）介質材料進行電隔離，所述低K介質材料能夠降低導電結構之間的寄生電容，從而降低電阻電容延遲。

圖1至圖4是現有技術在低K介質層內形成導電結構的過程的剖面結構示意圖。

請參考圖1，提供襯底100，所述襯底100內形成有半導體器件（未示出）；在所述襯底100表面形成低K介質層101。

請參考圖2，在所述低K介質層101表面形成緩沖層102，所述緩沖層102的材料為氮氧化硅；在所述緩沖層102表面形成硬掩膜層103，所述掩膜層103的材料為正硅酸乙酯（TEOS）；在硬掩膜層103表面形成氮化鈦層104；在所述氮化鈦層104表面形成圖形化的光刻膠層105。

請參考圖3，以圖形化的光刻膠層105（如圖2所示）為掩膜，刻蝕所述氮化鈦層104、硬掩膜層103和緩沖層102直至暴露出低K介質層101為止；以刻蝕后的氮化鈦層104、硬掩膜層103和緩沖層102為掩膜，刻蝕低K介質層101，在所述低K介質層101內形成開口106。圖3所示的開口106暴露出襯底表面。

請參考圖4，在形成所述開口106（如圖3所示）之后，去除光刻膠層105（如圖3所示），并進行濕法清洗工藝；在所述濕法清洗工藝之后，在所述開口106內形成導電結構107。所述導電結構107的形成工藝為：在所述氮化鈦層104（如圖3所示）表面和開口106內形成填充滿開口106的導電薄膜；對所述導電薄膜進行拋光直至暴露出硬掩膜層103為止，形成導電結構107。

然而，現有技術所形成的導電結構與開口的側壁之間容易產生空隙，或者所述導電結構內部容易產生空隙，導致所形成的導電結構的性能不穩定。

發明內容

本發明解決的問題是提供一種半導體結構的形成方法，改善所形成的導電結構的性能。

為解決上述問題，本發明提供一種半導體結構的形成方法，包括：提供襯底，所述襯底表面具有待刻蝕層，所述待刻蝕層的材料為低K介質材料；在所述待刻蝕層表面形成第一掩膜層，所述第一掩膜層的材料為摻氮的碳氧化硅；刻蝕部分所述第一掩膜層，直至暴露出待刻蝕層為止；在刻蝕部分所述第一掩膜層之后，以所述第一掩膜層為掩膜刻蝕所述待刻蝕層，在所述待刻蝕層內形成開口；在所述開口內形成填充滿所述開口的導電結構。

可選的，所述第一掩膜層的形成工藝為化學氣相沉積工藝，所述化學氣相沉積工藝為：氣體包括SiH4、CO2和N2O，SiH4的流量為10標準毫升/分鐘～10000標準毫升/分鐘，CO2的流量為10標準毫升/分鐘～10000標準毫升/分鐘，N2O的流量為10標準毫升/分鐘～10000標準毫升/分鐘，氣壓為0.1托～10托，功率為100瓦～5000瓦。