[發明專利]半導體器件和半導體器件的制造方法

有效

• 申請號: 201310314067.8
• 申請日: 2013-07-24
• 公開（公告）號: CN103715241A
• 公開（公告）日: 2014-04-09
• 發明（設計）人: 山田敦史
• 申請（專利權）人: 富士通株式會社
• 主分類號: H01L29/778
• 分類號: H01L29/778;H01L29/06;H01L29/207;H01L21/335
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 唐京橋;陳煒

技術領域

本文所討論的實施方案涉及半導體器件和半導體器件的制造方法。

背景技術

作為氮化物半導體的GaN、AlN和InN，或者由其混合晶體制成的材料，均具有高飽和電子速度和寬帶隙，并且針對將這些材料應用于高擊穿電壓/高輸出電子器件進行了研究。對于高擊穿電壓/高輸出電子器件，開發了涉及場效應晶體管（FET）、更具體地涉及高電子遷移率晶體管（HEMT）的技術。

作為使用氮化物半導體的HEMT，存在電子傳輸層由GaN形成且電子供給層由AlGaN形成的實例。在具有該結構的HEMT中，根據由GaN與AlGaN之間的晶格常數差所引起的畸變而產生高密度2DEG（二維電子氣），即所謂的壓電極化。因此，得到高效率、高輸出的半導體器件。

在具有電子傳輸層由GaN制成且電子供給層由AlGaN制成的結構的HEMT中，生成有高密度的2DEG，因此難以使HEMT成為常斷型。為了解決該問題，公開了如下方法：通過在待形成柵電極的區域中移除電子供給層的一部分來形成凹部，并且使2DEG在柵電極緊下方消失（參見例如專利文獻1）。此外，公開了如下方法：在柵電極與電子供給層之間形成p-GaN層，并且減少2DEG在柵電極緊下方的生成，使得HEMT成為常斷型（參見例如專利文獻2）。

專利文獻1:日本公開特許公報第2009-76845號

專利文獻2:日本公開特許公報第2007-19309號

然而，利用形成凹部的方法，會在電子傳輸層附近施加在形成凹部時由蝕刻引起的損傷，因此導通電阻增加且泄漏電流增加，從而導致HEMT的性能劣化。

此外，當在電子供給層與柵電極之間形成p-GaN層時，通常通過如下方式形成p-GaN層：在電子供給層的整個表面上形成p-GaN膜，然后通過干法蝕刻從除了待形成柵電極的區域以外的區域中移除p-GaN膜。然而，GaN是非常難以進行干法蝕刻的材料。此外，不可能通過AlGaN與GaN之間的高選擇比來進行蝕刻，因此難以僅移除p-GaN層。因此，在待移除p-GaN層的區域中，存在留有p-GaN層的一部分的情況，或存在從待從中移除p-GaN層的區域中移除電子供給層的一部分的情況。在這些情況下，導通電阻變高，因此HEMT的性能劣化。此外，當由于通過干法蝕刻進行的蝕刻的變化引起電子供給層的厚度出現變化時，HEMT的性能出現變化，這導致產出率降低。

在HEMT中，當甚至移除電子供給層的一部分時，性能也顯著劣化。因此，為了防止電子供給層受損，在保留p-GaN層的一部分的狀態下進行蝕刻。然而，如果p-GaN層的一部分保留在待從中移除p-GaN層的區域中，還會出現除了上述以外的問題。亦即，在電子供給層與p-GaN層之間的、能帶間的間隙不連續的部分中生成空穴，并且在源極與漏極之間生成泄漏電流。

發明內容

因此，本發明的一個方面的目的是提供成為常斷型并且在其中減小泄漏電流的半導體器件，以及半導體器件的制造方法。

根據實施方案的一方面，半導體器件包括：形成在基片上的電子傳輸層；形成在電子傳輸層上的電子供給層；形成在電子供給層上的摻雜層，該摻雜層由其中摻雜有待成為p型的雜質元素和C的氮化物半導體形成；形成在摻雜層上的p型層，該p型層由其中摻雜有待成為p型的雜質元素的氮化物半導體形成；形成在p型層上的柵電極；以及形成在摻雜層或電子供給層上的源電極和漏電極，其中該p型層在柵電極緊下方的區域中形成，并且摻雜層中所摻雜的C的濃度大于或等于1×10¹⁷cm^-3且小于或等于1×10¹⁹cm^-3。

附圖說明

圖1示出了根據第一實施方案的半導體器件的結構；

圖2A至圖2C示出了制造根據第一實施方案的半導體器件的方法的過程（1）；

圖3A和圖3B示出了制造根據第一實施方案的半導體器件的方法的過程（2）；

圖4示意性地示出了根據第二實施方案的分立封裝半導體器件；

圖5是根據第二實施方案的功率因子校正（PFC）電路的電路圖；

圖6是根據第二實施方案的電源單元的電路圖；以及

圖7示出了根據第二實施方案的高功率放大器的結構。

具體實施方式

將參考附圖說明本發明的優選實施方案。在下文中，相同的部件用相同的附圖標記表示，并且不再進一步描述。

第一實施方案

半導體器件