[發(fā)明專利]一種搜索FPGA軟件可運行到的最高頻率的方法

有效

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• 申請日: 2013-07-23
• 公開（公告）號: CN104346270B
• 公開（公告）日: 2017-12-01
• 發(fā)明（設計）人: 李璇;樊平;劉明
• 申請（專利權）人: 京微雅格（北京）科技有限公司
• 主分類號: G06F11/36
• 分類號: G06F11/36
• 代理公司: 北京億騰知識產(chǎn)權代理事務所11309
• 代理人: 陳霽

技術領域

本發(fā)明涉及FPGA軟件流程，尤其涉及一種搜索FPGA軟件可運行到的最高頻率的方法。

背景技術

FPGA軟件所能跑到的最高頻率是衡量其性能的一個重要指標，它與用戶設置的初始時鐘約束有很大關系，不同的初始時鐘約束可能導致最終達到的最高頻率有很大不同。本發(fā)明提出了幾種FPGA軟件流程可達最高頻率的搜索方法與評價指標，基于不同的優(yōu)化策略進行迭代搜索，從而得到更優(yōu)的最高頻率解集合。

發(fā)明內(nèi)容

因此，本發(fā)明的目的是提供一種能夠?qū)崿F(xiàn)上述優(yōu)點的搜索FPGA軟件可運行到的最高頻率的方法。

本發(fā)明提供了一種搜索FPGA軟件可運行到的最高頻率的方法,包括：在滿足第一條件的情況下，改變FPGA軟件時鐘周期約束，基于改變后的時鐘周期進入迭代運行；在所述迭代運行中，在滿足第二條件的情況下，根據(jù)FPGA軟件的當前時鐘余量及其對應的時鐘周期，計算出第二條件頻率并將其作為FPGA軟件可運行到的最高頻率；其中，所述時鐘余量為FPGA軟件約束文件要求的時鐘周期與實際布局布線后時鐘周期的差值，所述第一條件與FPGA軟件的當前時鐘余量的正負、預先設定的最大時鐘余量和/或時鐘余量容限有關，所述第二條件與FPGA軟件的當前時鐘余量的正負、所述時鐘余量容限、或者預先設定的最大迭代次數(shù)有關。

優(yōu)選地，所述第一條件為所述當前時鐘余量為負且其絕對值大于最大時鐘余量，所述改變?yōu)樵龃髸r鐘周期約束（降低期望頻率）；或者所述第一條件為所述當前時鐘余量為負并且其絕對值大于最大時鐘容限且小于最大時鐘余量，所述改變?yōu)樵龃髸r鐘周期約束（降低期望頻率）；或者所述第一條件為所述當前時鐘余量為正且其絕對值大于最大時鐘余量，所述改變?yōu)闇p小時鐘周期約束（提高期望頻率）；或者所述第一條件為所述當前時鐘余量為正并且大于最大時鐘容限且小于最大時鐘余量，所述改變?yōu)闇p小時鐘周期約束（提高期望頻率）。

優(yōu)選地，所述第二條件為所述當前時鐘余量為負并且其絕對值小于或等于時鐘余量容限；或者所述第二條件為所述當前時鐘余量為正并且小于或等于時鐘余量容限；或者所述第二條件為FPGA軟件迭代運行的次數(shù)達到所述最大迭代次數(shù)。

優(yōu)選地，所述方法還包括：根據(jù)FPGA軟件在所述迭代運行中的一個或多個時鐘余量及其對應一個或多個時鐘周期，計算出一個或多個第一條件頻率：從所述第二條件頻率和所述一個或多個第一條件頻率中選取最大頻率值并將其作為FPGA軟件可運行到的最高頻率。

所述方法還包括：基于預先設定的搜索步長，在以所述最大頻率值為中心的預定區(qū)域中，進行正向區(qū)域搜索并且進行負向區(qū)域搜索，分別得到多個正向區(qū)域頻率和多個負向區(qū)域頻率，其中，所述預定區(qū)域與預先設定的搜索區(qū)間有關，所述正向區(qū)域搜索和所述負向區(qū)域搜索的步數(shù)與所述搜索區(qū)間和所述搜索步長相關并且被預先設定；從所述最大頻率值、所述多個正向區(qū)域頻率、和所述多個負向區(qū)域頻率中選取最大頻率值并將其作為FPGA軟件可運行到的最高頻率。

優(yōu)選地，所述方法還包括：為FPGA軟件設定初始時鐘周期，根據(jù)所述初始時鐘周期及其對應的時鐘余量計算出FPGA軟件運行的初始頻率；其中，當所述最大頻率值等于所述初始頻率時，所述正向區(qū)域頻率與所述第二條件頻率之差的絕對值大于預先設定的頻率容差；其中，當所述最大頻率值大于所述初始頻率時，所述負向區(qū)域頻率與所述第二條件頻率之差的絕對值大于預先設定的頻率容差。

優(yōu)選地，所述第一條件頻率和所述第二條件頻率為：1/（FPGA軟件當前運行的時鐘周期-FPGA軟件的當前時鐘余量）。

優(yōu)選地，所述最大時鐘余量為預先設定的最大時鐘余量比率與FPGA軟件當前的時鐘周期的乘積。

本發(fā)明提出了幾種FPGA軟件流程可達最高頻率的搜索方法與評價指標，基于不同的優(yōu)化策略進行迭代搜索，從而得到更優(yōu)的最高頻率解集合。

附圖說明

下面通過附圖和實施例，對本發(fā)明的技術方案做進一步的詳細描述。

圖1是根據(jù)本發(fā)明實施例的FPGA軟件可運行最高頻率的搜索方法的流程圖；

圖2是根據(jù)本發(fā)明實施例的FPGA軟件可運行最高頻率的多次迭代搜索的示意圖；

圖3是根據(jù)本發(fā)明實施例的FPGA軟件可運行最高頻率的額外迭代搜索的流程圖。

具體實施方式

圖1是根據(jù)本發(fā)明實施例的FPGA軟件可運行最高頻率的搜索方法的流程圖。

如圖1所示，該方法共分為五個步驟，其中：