[發明專利]一種低漏電流五元系ZnO壓敏陶瓷材料及燒結方法

無效

• 申請號: 201310306661.2
• 申請日: 2013-07-22
• 公開（公告）號: CN103387389A
• 公開（公告）日: 2013-11-13
• 發明（設計）人: 徐志軍;馬帥;初瑞清;杜鵑;李艷;鞏云云
• 申請（專利權）人: 聊城大學
• 主分類號: C04B35/453
• 分類號: C04B35/453;C04B35/64
• 代理公司: 暫無信息
• 代理人: 暫無信息

技術領域

本發明屬于氧化鋅鉍系壓敏材料及其低溫燒結領域，具體是涉及一種低漏電流五元系ZnO壓敏陶瓷材料及其低溫燒結方法。

背景技術

氧化鋅壓敏電阻具有電壓非線性好，耐浪涌量大，響應速度快等特性，占據了壓敏電阻的主要市場（Leach,C.,Grain?boundary?structures?in?zinc?oxide?varisrors,J.Acta,Materialia,2005,53(2),237~141；張南法，抓住機遇使中國成為世界壓敏電阻器生產大國[J]，電子元件與材料，2001年2月，20(1):31~34）。其中漏電流是ZnO壓敏電阻應用中的重要參數，它決定著施加穩態外電壓時的功率損耗，漏電流越小，壓敏電阻在電路中的功率損耗越小(孫丹峰，季幼章，“壓敏電阻漏電流”，敏感元件和傳感器，2009,0908:113-118.)。

壓敏電阻器憑借其特有的非線性特性廣泛應用于電子線路和電力系統的過壓保護，而不同的應用場合對壓敏電阻器的壓敏電壓有不同的要求。如在對家電電源防雷保護中，要求壓敏電阻器的壓敏電壓為220V，這種情況下壓敏場強為300V/mm左右的氧化鋅壓敏陶瓷電阻做成單層的塊狀電阻器即可滿足使用要求。而隨著現代集成電路和表面安裝技術的發展，對用于電路保護的壓敏電阻器的工作電壓提出了更低的要求，促使氧化鋅壓敏電阻向小型化、低壓化方向發展，因此產生了疊層片式氧化鋅壓敏電阻（向勇，謝道華，片式多層元件新技術概論[J],電子元件與材料，1999,18(4):34~42)。疊層片式氧化鋅壓敏電阻的內電極一般采用銀鈀合金或純鈀，造價昂貴。為了降低其成本，要求氧化鋅壓敏陶瓷在具有優良的電學性能的同時，必須降低氧化鋅壓敏陶瓷的燒結溫度，實現使用純銀作為內電極與氧化鋅壓敏陶瓷共燒。目前，降低陶瓷燒結溫度的工藝方法有：微波燒結、熱壓燒結和傳統的液相燒結等。其中液相燒結的工藝相對簡單，成本較低，得到廣泛應用（葉祖勛，呂文中等，ZnO壓敏陶瓷液相低溫燒結技術的研究進展[J]，計算機與數字工程，2006，34(4)：101~104）。

但是通過液相燒結法制備的ZnO壓敏陶瓷，由于晶粒較小，致使其壓敏電壓較高，限制了其在低壓方向的進一步應用。

發明內容

本發明的目的在于提供一種低壓鉍系氧化鋅壓敏陶瓷電阻材料及其低溫燒結方法。在添加適量的B₂O₃后，不僅使ZnO-Bi₂O₃系壓敏材料的燒結溫度降低，而且其綜合電學性能也能得到提高。壓敏場強可以通過改變組分和燒結工藝在163V/mm~565V/mm范圍內調整：當場強大于300V/mm時，非線性系數大于50，漏電流均小于0.1μA；當場強小于300V/mm時，非線性系數α>30，漏電流I_L<1μＡ。本發明不僅為低溫燒結壓敏電阻材料提供了有效的方法，還為在多層壓敏電阻器件制備中使用純銀做為內電極材料創造了條件。

本發明的技術方案是這樣的：一種低漏電流五元系ZnO壓敏陶瓷材料，材料配方為：摩爾比為(100-y-z-m-n)%：y%?：z%?：m%?：n%的ZnO、Bi₂O₃、Co₂O₃、SnO₂、B₂O₃，其中y=0~2,?z=0~1,?m=0~2,?n=0~2。

本發明還提供了低漏電流五元系ZnO壓敏陶瓷材料的制備方法，為固相合成法，步驟如下：A、按照通式的化學計量比進行配料；B、球磨混合、干燥；C、造粒；D、成型、排塑；E、850-950℃燒結，保溫2-5h。

前面所述的制備方法，優選的方案是，步驟B球磨4-8個小時。

前面所述的制備方法，優選的方案是，步驟B所述干燥為放入烘箱中在80-120℃烘干。

前面所述的制備方法，優選的方案是，步驟C造粒是指在烘干的原料中直接加入聚乙烯醇（PVA）粘結劑，壓制成薄圓片。

前面所述的制備方法，優選的方案是，聚乙烯醇（PVA）粘結劑的加入量為原料總質量的2-6%。

前面所述的制備方法，優選的方案是，步驟D的排塑是指將成型后的薄圓片在650℃保溫1-3小時，排掉PVA粘結劑。

本發明還提供了低漏電流五元系ZnO壓敏陶瓷材料制備的壓敏元件。