[發明專利]一種電壓峰值鎖定電路

有效

• 申請號: 201310301536.2
• 申請日: 2013-07-18
• 公開（公告）號: CN103414329A
• 公開（公告）日: 2013-11-27
• 發明（設計）人: 方健;谷洪波;王賀龍;彭宜建;賈姚瑤;程春云
• 申請（專利權）人: 電子科技大學
• 主分類號: H02M1/32
• 分類號: H02M1/32
• 代理公司: 成都宏順專利代理事務所(普通合伙) 51227
• 代理人: 李順德;王睿

1.一種電壓峰值鎖定電路，其特征在于，包括延時電路、控制電路和電壓鎖定電路，所述延時電路包括兩個輸入端并分別與第一輸入信號Vin和第二輸入信號Vcontrol連接、輸出端與控制電路的第一輸入端連接，所述控制電路的第二輸入端與第二輸入信號Vcontrol連接、輸出端與電壓鎖定電路的輸入端連接，所述電壓鎖定電路的輸出端輸出電壓峰值鎖定電路的輸出信號Vout。

2.根據權利要求1所述的一種電壓峰值鎖定電路，其特征在于，所述延時電路包括第一PMOS管P1、第二PMOS管P2、第一NMOS管N1、第一偏置電流源Ibias和第一電容C1，所述控制電路包括第三PMOS管P3、第四PMOS管P4、第二NMOS管N2、第三NMOS管N3、第四NMOS管N4、第五NMOS管N5、第一反向器INV1、第二反向器INV2、第一或非門NOR1和第二或非門NOR2，所述電壓鎖定電路包括第五PMOS管P5、第六PMOS管P6、第六NMOS管N6、第七NMOS管N7、第一電阻R1、第二電容C2和運算放大器AMP；

第一PMOS管P1的柵極和漏極短接并連接第二PMOS管P2的柵極和第一偏置電流源Ibias的正極，第二PMOS管P2的漏極與第一NMOS管N1的漏極連接后與第一電容C1的一端和第三PMOS管P3的柵極、第二NMOS管N2的柵極、第三NMOS管N3的柵極連接，第二輸入信號Vcontrol連接第一NMOS管N1的柵極、第一或非門NOR1的一個輸入端和第二或非門NOR2的一個輸入端，第三PMOS管P3的漏極和第二NMOS管N2的漏極連接后與第四PMOS管P4的柵極和第四NMOS管N4的柵極連接，第二NMOS管N2的源極與第三NMOS管N3的漏極連接后與第五NMOS管N5的漏極連接，第四PMOS管P4的漏極、第四NMOS管N4的漏極和第五NMOS管N5的柵極連接到第一反向器INV1的輸入端，第一反向器INV1的輸出端連接第一或非門NOR1的另一個輸入端和第二或非門NOR2的另一個輸入端，第一或非門NOR1的輸出端與第二反向器INV2的輸入端連接，第二反向器INV2的輸出端與第五PMOS管P5的柵極和第六PMOS管P6的柵極連接，第二或非門NOR2的輸出端與第六NMOS管N6的柵極和第七NMOS管N7的柵極連接，第五PMOS管P5的漏極和第六PMOS管P6的漏極與第一輸入信號Vin連接，第六NMOS管N6的漏極和第七NMOS管N7的漏極與第一電阻R1的一端連接，第一電阻R1的另一端與第二電容C2的一端和運算放大器AMP的同向輸入端連接，運算放大器AMP的反向輸入端與輸出端連接作為電壓峰值鎖定電路的輸出信號端輸出信號Vout，其中，運算放大器AMP的反向輸入端與輸出端Vout相連作為單位增益緩沖器，第一PMOS管P1的源極、第二PMOS管P2的源極、第三PMOS管P3的源極、第四PMOS管P4的源極、第五PMOS管P5的源極、第六PMOS管P6的源極以及所有PMOS管的襯底均連接電源VDD，第一偏置電流源Ibias的負極、第一NMOS管N1的源極、第三NMOS管N3的源極、第四NMOS管N4的源極、第五NMOS管N5的源極、第六NMOS管N6的源極、第七NMOS管N7的源極、第一電容C1的另一端、第二電容C2的另一端和所有NMOS管的襯底均接地GND。