[發明專利]互連結構的形成方法

有效

• 申請號: 201310299375.8
• 申請日: 2013-07-16
• 公開（公告）號: CN104299939B
• 公開（公告）日: 2017-09-22
• 發明（設計）人: 鄧浩
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司
• 主分類號: H01L21/768
• 分類號: H01L21/768
• 代理公司: 北京集佳知識產權代理有限公司11227
• 代理人: 駱蘇華

技術領域

本發明涉及半導體制作領域，特別涉及互連結構的形成方法。

背景技術

隨著半導體技術的發展，超大規模集成電路芯片的集成度已經高達幾億乃至幾十億個器件的規模，兩層以上的多層金屬互連技術廣泛使用。傳統的金屬互連是由鋁金屬制成的，但隨著集成電路芯片中器件特征尺寸的不斷減小，金屬互連線中的電路密度不斷增加，要求的響應時間不斷減小，傳統的鋁互連線已經不能滿足要求，銅互連技術逐漸取代鋁互連技術。與鋁相比，銅具有更低的電阻率及更高的抗電遷移特性，可以降低互連線的電阻電容（RC）延遲，改善電遷移，提高器件穩定性。

但是，銅互連技術也有其缺陷。金屬銅具有高遷移率，銅在硅及其氧化物以及大部分介質中擴散非常快。且一旦銅擴散進入半導體襯底或介質層中，會影響器件的少數載流子壽命和結的漏電流，增大互連結構路的電遷移，引起電路失效，可靠性下降。與鋁互連不同（鋁互連由于鋁原子沿晶粒邊界的擴散而失效），銅互連電遷移失效模式沿著表面和界面的擴散控制。在銅互連層表面形成介質帽層，所述介質帽層的形成，一定程度上可以阻擋銅擴散。

由于互連結構中的金屬銅與介質帽層間的附著力較差，仍會導致銅擴散至其周圍的介質層中，造成銅互連電遷移效應增大，相鄰的互連線之間的擊穿電壓降低，引發器件的可靠性問題。常用的解決方法是形成金屬帽層來覆蓋金屬層，所述金屬帽層位于金屬層和介質帽層之間，以提高互連結構的金屬層與介質帽層的粘附性，改善電遷移率，提高器件可靠性。

然而現有技術形成互連結構的工藝，對互連結構的介質層會造成一定程度的損傷，導致介質層的介電常數增大，從而造成互連結構的RC延遲變大，互連結構的可靠性降低。

發明內容

本發明解決的問題是采用一種優化的互連結構的形成方法，減少互連結構形成工藝對介質層造成的損傷，減小互連結構的RC延遲，提高互連結構的可靠性。

為解決上述問題，本發明提供一種互連結構的形成方法，包括：提供半導體基底，所述半導體基底表面形成有介質層；在所述介質層中形成開口，所述開口底部露出所述半導體基底表面；在所述開口內形成填充滿開口的金屬層，所述金屬層表面與介質層頂部平齊；向所述金屬層和介質層表面通入含甲基的鍺烷氣體，對金屬層表面進行鍺化處理，形成金屬帽層；在所述金屬帽層和所述介質層表面形成介質帽層。

可選的，所述含甲基的鍺烷氣體為二甲基鍺烷、三甲基鍺烷或四甲基鍺烷。

可選的，所述鍺化處理工藝參數為：向反應腔室內通入含甲基的鍺烷氣體的流量為500sccm至1500sccm，反應腔室壓強為0.1毫托至100托，反應溫度為150度至400度，處理時間為5秒至300秒。

可選的，所述鍺化處理完成后，還包括步驟：向所述金屬帽層表面通入NH₃進行氮化處理。

可選的，所述金屬帽層的材料為CuGe或CuGeN中的一種或兩種。

可選的，所述金屬帽層的厚度為10埃至100埃。

可選的，在進行所述鍺化處理前，還包括步驟：采用等離子體處理金屬層表面。

可選的，形成所述等離子體的氣體為NH₃或N₂中的一種或兩種。

可選的，所述等離子體處理金屬層表面的工藝參數為：反應腔室內壓強1托至20托，處理功率為100瓦至1000瓦，NH₃或N₂流量為100sccm至1000sccm，處理時間為10秒至120秒。

可選的，所述介質帽層的材料為SiCN、SiN或SiC中的一種或幾種。

可選的，所述介質層為單層結構或多層結構。

可選的，所述介質層為單層結構時，所述介質層包括位于半導體基底表面的電介質層；所述介質層為雙層結構時，所述介質層包括：位于半導體基底表面的刻蝕停止層和位于刻蝕停止層表面的電介質層。

可選的，所述電介質層的材料為SiO₂或低k介質材料。

可選的，所述低k介質材料為SiCOH、FSG、BSG、PSG或BPSG中的一種或幾種。

可選的，所述金屬層為單層結構或多層結構。

可選的，所述金屬層為單層結構時，所述金屬層包括位于開口底部和側壁的金屬體層；所述金屬層為多層結構時，所述金屬層包括：位于開口底部和側壁的阻擋層、位于阻擋層表面的籽晶層和位于籽晶層表面的金屬體層。

可選的，所述阻擋層的材料為Ti、Ta、W、TiN、TaN、TiSiN、TaSiN、WN或WC中的一種或幾種。