[發明專利]一種指令緩存的管理方法和處理器

有效

• 申請號: 201310269557.0
• 申請日: 2013-06-28
• 公開（公告）號: CN104252425B
• 公開（公告）日: 2017-07-28
• 發明（設計）人: 郭旭斌;侯銳;馮煜晶;蘇東鋒
• 申請（專利權）人: 華為技術有限公司;中國科學院計算技術研究所
• 主分類號: G06F9/54
• 分類號: G06F9/54
• 代理公司: 北京中博世達專利商標代理有限公司11274
• 代理人: 申健

技術領域

本發明涉及計算機領域，尤其涉及一種指令緩存的管理方法和處理器。

背景技術

CPU(Central Processing Unit，中央處理機)緩存(Cache Memory)是位于CPU與內存之間的臨時存儲器，容量比內存小得多，解決了CPU運算速度與內存讀寫速度不匹配的矛盾，加快了CPU的讀取速度。

在多線程處理器中，多個硬件線程從同一塊I-Cache(指令緩存)中獲取指令，當I-Cache中不存在所要獲取的指令時，在向下一級Cache發送缺失請求的同時，切換到其他硬件線程訪問I-Cache繼續取指，減少了流水線由于I-Cache缺失所導致的停頓，提高了流水線效率。但是由于每個硬件線程分到的共享I-Cache資源不足時，I-Cache缺失率增大，I-Cache發往下一級Cache的缺失請求會頻繁發生，且從下一級Cache取回指令回填時，在線程數據增多時，會導致填入的指令所在的Cache行立即填入到缺失的I-Cache中不會立即用到，而替換出的Cache行反而有可能被再次使用。

另外，在根據Cache命中情況來調整Thread(線程)的調度策略時，會盡量在一段時間內保證優先調度訪存指令在Cache中命中率高的線程，但是對于每個硬件線程分到的共享I-Cache資源不足的問題并沒有得到改善。

發明內容

本發明的實施例提供一種指令緩存的管理方法和處理器，能夠擴大硬件線程的指令緩存容量，降低指令緩存的缺失率，提高系統性能。

為達到上述目的，本發明的實施例采用如下技術方案

第一方面，提供一種處理器，其特征在于，包括程序計數器、寄存器堆、指令預取部件、指令譯碼部件、指令發射部件、地址生成單元、算術邏輯單元、共享浮點單元、數據緩存以及內部總線，還包括:

共享指令緩存，用于存儲所有硬件線程的共享指令，包括標簽存儲陣列和數據存儲陣列，所述標簽存儲陣列用于存儲標簽，所述數據存儲陣列包括存儲的指令和硬件線程標識，所述硬件線程標識用于識別所述共享指令緩存中的緩存行對應的硬件線程；

私有指令緩存，用于存儲從所述共享指令緩存中替換出的指令緩存行，所述私有指令緩存與所述硬件線程一一對應；

缺失緩存，用于當所述共享指令緩存中不存在所取指令時，將從所述共享指令緩存的下一級緩存中取回的緩存行保存在所述硬件線程的缺失緩存中，在所述所取指令對應的硬件線程取指時，將所述缺失緩存器中的緩存行回填至所述共享指令緩存中，所述缺失緩存與所述硬件線程一一對應。

結合第一方面，在第一方面的第一種可能實現的方式中，還包括：

標簽比較邏輯，用于當所述硬件線程取指時，將所述硬件線程對應的私有指令緩存中的標簽與翻譯后援緩沖器轉換的物理地址進行比較，將所述私有指令緩存與所述標簽比較邏輯相連，以使得所述硬件線程在訪問所述共享指令緩存的同時訪問所述私有指令緩存。

結合第一方面的第一種可能實現的方式，在第二種可能實現的方式中，所述處理器為多線程處理器，所述私有指令緩存的結構為全相聯結構，所述全相聯結構為主存儲器中的任意一塊指令緩存映射所述私有指令緩存中的任意一塊指令緩存。

結合第一方面的第二種可能實現的方式，在第三種可能實現的方式中，所述共享指令緩存、私有指令緩存和所述缺失緩存為靜態存儲芯片或動態存儲芯片。

第二方面，提供一種指令緩存的管理方法，包括：

當處理器的硬件線程在從指令緩存中獲取指令時，同時訪問所述指令緩存中的共享指令緩存和所述硬件線程對應的私有指令緩存；

確定所述共享指令緩存和所述硬件線程對應的私有指令緩存是否存在所述指令，并根據判斷結果從所述共享指令緩存或所述硬件線程對應的私有指令緩存中獲取所述指令。

結合第二方面，在第二方面的第一種可能實現的方式中，所述共享指令緩存包括標簽存儲陣列和數據存儲陣列，所述標簽存儲陣列用于存儲標簽，所述數據存儲陣列包括存儲的指令和硬件線程標識，所述硬件線程標識用于識別所述共享指令緩存中的緩存行對應的硬件線程；

所述私有指令緩存的結構為全相聯結構，所述全相聯結構為主存儲器中的任意一塊指令緩存映射所述私有指令緩存中的任意一塊指令緩存，所述私有指令緩存與所述硬件線程一一對應。