[發(fā)明專利]一種基于高速總線的數(shù)據(jù)混合處理模塊及軟件無線電平臺(tái)

在審

• 申請(qǐng)?zhí)枺?/td>: 201310263059.5
• 申請(qǐng)日: 2013-06-28
• 公開（公告）號(hào): CN103294543A
• 公開（公告）日: 2013-09-11
• 發(fā)明（設(shè)計(jì)）人: 馬驍
• 申請(qǐng)（專利權(quán)）人: 馬驍
• 主分類號(hào): G06F9/46
• 分類號(hào): G06F9/46;H04B1/40
• 代理公司: 暫無信息
• 代理人: 暫無信息

1.一種基于高速總線的數(shù)據(jù)混合處理模塊，包括如下技術(shù)特征：

CPU芯片組及多個(gè)高速電路接口板；

并行處理池，由一個(gè)或多個(gè)并行處理芯片組成，所述并行處理芯片插在部分所述高速電路接口板的插槽中；

串行處理池，由一個(gè)或多個(gè)串行處理芯片組成，所述串行處理芯片插在另外部分所述高速電路接口板的插槽中；

所述CPU通過所述高速電路接口板分別與所述并行處理池和所述串行處理池進(jìn)行通信，將并行處理任務(wù)分配給并行處理池，將串行處理任務(wù)分配給串行處理池，并將所述并行處理池和所述串行處理池的處理結(jié)果送回給所述CPU。

2.如權(quán)利要求1所述的數(shù)據(jù)混合處理模塊，所述并行處理芯片是多核處理器。

3.如權(quán)利要求2所述的數(shù)據(jù)混合處理模塊，所述多核處理器是GPU圖像處理芯片。

4.如權(quán)利要求1所述的數(shù)據(jù)混合處理模塊，所述串行處理芯片是FPGA或是ASIC芯片。

5.如權(quán)利要求1-4任一所述的數(shù)據(jù)混合處理模塊，所述高速電路接口板的接口包括但不限于PCIE(PCI-Express)接口、或者是CPCI接口、或者是PXI接口。

6.一種軟件無線電平臺(tái)，所述軟件無線電平臺(tái)包括如權(quán)利要求1-5任一所述的數(shù)據(jù)混合處理模塊，以及AD/DA轉(zhuǎn)換模塊，發(fā)射電路，接收電路，其特征在于：

所述數(shù)據(jù)混合處理模塊重復(fù)產(chǎn)生隨機(jī)信號(hào)比特，并由所述數(shù)據(jù)混合處理模塊進(jìn)行處理獲得數(shù)字信號(hào)，并將所述數(shù)字信號(hào)經(jīng)DA轉(zhuǎn)換模塊將信號(hào)比特轉(zhuǎn)換成低頻模擬信號(hào)，經(jīng)過發(fā)射電路變成高頻模擬信號(hào)而被發(fā)射出去。

所述高頻模擬信號(hào)接收電路接收后獲得低頻模擬信號(hào)，再通過AD轉(zhuǎn)換模塊變成數(shù)字信號(hào)，再通過高速接口送到所述數(shù)據(jù)混合處理模塊進(jìn)行處理，獲得原始的信號(hào)比特。

7.如權(quán)利要求6所述的軟件無線電平臺(tái)，其中，所述數(shù)據(jù)混合處理模塊對(duì)信號(hào)比特的處理，包括編碼和調(diào)制；所述數(shù)據(jù)混合處理模塊對(duì)數(shù)字信號(hào)的處理，包括解調(diào)和譯碼。

8.如權(quán)利要求7所述的軟件無線電平臺(tái)，所述數(shù)據(jù)混合處理模塊對(duì)信號(hào)比特的編碼和調(diào)制，包括：所述CPU將所述編碼任務(wù)分配給所述串行處理池來完成，將所述調(diào)制任務(wù)分配給并行處理池完成；

所述數(shù)據(jù)混合處理模塊對(duì)數(shù)字信號(hào)的解調(diào)和譯碼，包括：所述CPU將所述解調(diào)任務(wù)分配給并行處理池完成，將所述譯碼任務(wù)分配給所述串行處理池來完成。

9.如權(quán)利要求7所述的軟件無線電平臺(tái)，所述編碼包含但不限于BCH編碼、或者Turbo編碼、或者LDCP編碼。所述調(diào)制包含但不限于OFDM調(diào)制。

10.如權(quán)利要求6-9任一所述的軟件無線電平臺(tái)，所述高速接口是PCIE接口、或者是CPCI接口、或者是PXI接口。

11.如權(quán)利要求6-9任一所述的軟件無線電平臺(tái)，其中，所述發(fā)射電路由發(fā)射天線、上變頻模塊構(gòu)成；所述接收電路由接收天線、下變頻模塊構(gòu)成。