[發明專利]載荷數據處理器的模擬裝置及其實現方法

有效

• 申請號: 201310262844.9
• 申請日: 2013-06-27
• 公開（公告）號: CN103309780A
• 公開（公告）日: 2013-09-18
• 發明（設計）人: 趙光權;喬立巖;彭宇;劉月峰;楊兆君;王超
• 申請（專利權）人: 哈爾濱工業大學
• 主分類號: G06F11/22
• 分類號: G06F11/22;G06F9/455
• 代理公司: 哈爾濱市松花江專利商標事務所 23109
• 代理人: 張宏威

技術領域

本發明涉及一種載荷數據處理器的模擬裝置及其實現方法，屬于衛星測試領域。

背景技術

在衛星數傳分系統中，隨著衛星技術的發展，載荷數據呈現出傳輸通道多、單向傳輸數據量大、碼速率高的特點，為此空間數據系統咨詢委員會(CCSDS)提出了高級在軌系統(AOS)，為大容量、高速率的寬帶數據通信要求提供了解決方案。載荷數據處理器是衛星數傳分系統的重要組成部分，采用CCSDS提出的AOS規范，完成多路載荷數據的交織、合路、組幀和分發，實現多通道、大容量、高速率的載荷數據的高可靠性地傳輸。

現有的載荷數據處理器一般與星上載荷設備和數傳系統其他設備相連，共同完成載荷數據處理和下傳任務，由于設備眾多，連接關系復雜，測試出現問題時，容易出現故障定位困難的問題。

發明內容

本發明目的是為了解決現有的衛星數傳分系統測試過程出現故障定位困難的問題，提供了一種載荷數據處理器的模擬裝置及其實現方法。

本發明所述載荷數據處理器的模擬裝置，它包括FPGA、信號隔離電路、PXI總線接口電路、LVDS接收和發送接口電路和RS-422數據接收和發送電路，所述LVDS接收和發送接口電路包括6個LVDS接收接口電路和2個LVDS發送接口電路，所述RS-422數據接收和發送電路包括1個RS-422同步接收接口電路、1個RS-422異步接收接口電路和1個RS-422發送接口電路，

所述6個LVDS接收接口電路的高速數據信號輸出端分別連接第一信號隔離電路的高速數據信號輸入端，第一信號隔離電路的高速數據信號輸出端連接FPGA的高速數據信號輸入端，FPGA的高速數據信號輸出端連接第二信號隔離電路的高速數據信號輸入端，第二信號隔離電路的高速數據信號輸出端分別連接2個LVDS發送接口電路的高速數據信號輸入端，

RS-422同步接收接口電路的同步低速數據信號輸出端連接第三信號隔離電路的同步低速數據信號輸入端，RS-422異步接收接口電路的異步低速數據信號輸出端連接第三信號隔離電路的異步低速數據信號輸入端，第三信號隔離電路的低速數據信號輸出端連接FPGA的低速數據信號輸入端，FPGA的低速數據信號輸出端連接第四信號隔離電路的低速數據信號輸入端，第四信號隔離電路的低速數據信號輸出端連接RS-422發送接口電路的低速數據信號輸入端，

FPGA的參數配置數據信號輸入輸出端連接PXI總線接口電路的參數配置數據信號輸出輸入端。

它還包括SRAM緩存，FPGA的緩存數據輸出輸入端連接SRAM緩存的緩存數據輸入輸出端。

本發明所述基于載荷數據處理器的模擬裝置的實現方法，實現該方法的具體過程為：

步驟一、FPGA通過PXI總線接口電路接收上位機發送的工作參數配置數據；

步驟二、FPGA根據步驟一獲取的配置數據進行初始化配置；

步驟三、FPGA通過LVDS接收和發送接口電路或RS-422數據接收和發送電路接收載荷數據；

步驟四、FPGA判斷步驟二接收的載荷數據容量大小，如果大于FPGA內部的RAM緩存容量則執行步驟五，如果是小于等于FPGA內部的RAM緩存容量則執行步驟六；

步驟五、將載荷數據存儲在SRAM緩存中，然后執行步驟七；

步驟六、將載荷數據存儲在FPGA內的FIFO緩存中，然后執行步驟七；

步驟七、FPGA將緩存中存儲的數據進行調度和AOS組幀；

步驟八、判斷緩存的數據是否大于等于一幀，如果否則返回步驟七，如果是則執行步驟九；

步驟九、FPGA通過LVDS接收和發送接口電路或RS-422數據接收和發送電路將步驟七獲取的數據發送出去。

本發明的優點：本發明所述載荷數據處理器的模擬裝置主要應用于衛星數傳分系統的測試中，代替真實的載荷數據處理器參與測試，并進行快速故障定位。模擬多路載荷數據的交織、合路、組幀和分發的功能，使得從星上載荷數據源到地面接收終端的整個數傳測試通路構成一個閉環，實現數傳分系統的聯合調試和分級測試診斷。

模擬裝置的功能示意圖如圖1所示，它具備多路LVDS高速和RS-422低速載荷數據接收通道，多路通道可并行接收載荷數據，接收的多路載荷數據分別經過高速數據調度和低速數據調度并進行AOS組幀，再通過幾路LVDS高速和RS-422低速發送通道將數據發送出去。