[發明專利]層疊式封裝件的制法有效
| 申請號: | 201310262813.3 | 申請日: | 2013-06-27 |
| 公開(公告)號: | CN104241196B | 公開(公告)日: | 2017-09-15 |
| 發明(設計)人: | 王隆源 | 申請(專利權)人: | 矽品精密工業股份有限公司 |
| 主分類號: | H01L21/768 | 分類號: | H01L21/768;H01L23/538 |
| 代理公司: | 北京戈程知識產權代理有限公司11314 | 代理人: | 程偉,王錦陽 |
| 地址: | 中國臺*** | 國省代碼: | 臺灣;71 |
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| 摘要: | |||
| 搜索關鍵詞: | 層疊 封裝 制法 | ||
技術領域
本發明涉及一種封裝件及其制法,尤指一種層疊式封裝件及其制法。
背景技術
隨著時代的進步,現今電子產品均朝向微型化、多功能、高電性及高速運作的方向發展,為了配合此一發展趨勢,半導體業者莫不積極研發體積微小、高性能、高功能、與高速度化的半導體封裝件,以符合電子產品的要求。
圖1所示者,為現有層疊式封裝件的剖視圖。如圖所示,該層疊式封裝件的上封裝件1的半導體芯片11的所有電極墊(未圖標)需與上封裝基板12四周的電性連接墊121相連接,再以上封裝基板12底面上的第一焊球13電性接合下封裝件2的下封裝基板21上四周的第二焊球22,然后再藉由下封裝基板21底面上的第三焊球23使得該層疊式封裝件可與外界電性接合。
惟,由于該上封裝件1的半導體芯片11的所有電極墊需與上封裝基板12四周的電性連接墊121相連接,且無法以一般印刷技術制作出尺寸在80微米(μm)以下的第一焊球13,因此,當上封裝件1的半導體芯片11為具有較多的電極墊的細線寬線距形式(例如28奈米或22奈米制程)的半導體芯片11時,則勢必要增加上封裝基板12四周的面積,且該上封裝件1的焊線14具有弧高與弧長的限制,致使該等電性連接墊121的布設靈活性受限于該焊線14的打線范圍,且該層疊式封裝件的厚度也難以降低,即使上封裝件1的半導體芯片11使用覆晶(flip chip)方式電性接合,也必須透過該第一焊球13以電性連接下封裝件2,而同樣需要增加上封裝基板12四周的面積,簡而言之,上封裝件1與下封裝件2藉由第一焊球13與第二焊球22相互電性連接,導致該上封裝基板12與下封裝基板21的尺寸受限于焊球直徑大小,進而無法滿足人們對于現今電子封裝產品的需求(即輕、薄、短、小)。
因此,如何克服上述現有技術的種種問題,實已成為目前業界所急需解決的課題。
發明內容
有鑒于上述現有技術的缺失,本發明的主要目的為提供一種層疊式封裝件及其制法,可容許較多的輸入輸出(I/O)。
本發明的層疊式封裝件的制法包括:提供一第一封裝件,其包括:第一封裝膠體層,其具有相對的第一表面與第二表面;第一電性連接結構,其形成于該第一表面;多個第一導電柱,其形成于該第一封裝膠體層中,且其兩端分別連接該第一電性連接結構與外露于第二表面;及第一半導體芯片,其設于該第一封裝膠體層中,且電性連接該第一電性連接結構;以及于該第一封裝件上堆棧第二封裝件,該第二封裝件包括:第二封裝膠體層,其具有相對的第三表面與第四表面;第二電性連接結構,其形成于該第二封裝膠體層的第三表面或第四表面上;第二半導體芯片,其設于該第二封裝膠體層中,且電性連接該第二電性連接結構;及多個第二導電柱,其形成于該第二封裝膠體層中,且電性連接該第二電性連接結構;其中,該第一導電柱電性連接該第二導電柱。
本發明還提供一種層疊式封裝件,包括:第一封裝件,包括:第一封裝膠體層,其具有相對的第一表面與第二表面;第一電性連接結構,其形成于該第一表面;多個第一導電柱,其形成于該第一封裝膠體層中,且其兩端分別連接該第一電性連接結構與外露于第二表面;及第一半導體芯片,其設于該第一封裝膠體層中,且電性連接該第一電性連接結構;以及第二封裝件,其堆棧于該第一封裝件上,且包括:第二封裝膠體層,其具有相對的第三表面與第四表面;第二電性連接結構,其形成于該第二封裝膠體層的第三表面或第四表面;第二半導體芯片,其設于該第二封裝膠體層中,且電性連接該第二電性連接結構;及多個第二導電柱,其形成于該第二封裝膠體層中,且電性連接該第二電性連接結構,其中,該第一導電柱電性連接該第二導電柱。
由上可知,由于本發明采用導電柱來做為封裝件間的電性連接,且該導電柱的直經(約為50微米)遠小于現有焊球的直經(約為250至300微米),所以本發明能將電性連接點的間距(pitch)從現有的300至400微米縮減成約100微米,即本發明的封裝件能容許較多的輸入輸出(I/O),并有利于整體層疊式封裝件的微小化。
附圖說明
圖1所示者為現有層疊式封裝件的剖視圖。
圖2A至圖2F所示者為本發明的層疊式封裝件的第一封裝件的制法的第一實施例的剖視圖。
圖3A至圖3E所示者為本發明的層疊式封裝件的第一封裝件的制法的第二實施例的剖視圖。
圖4A至圖4H所示者為本發明的層疊式封裝件的第一封裝件的第一導電柱的制法的剖視圖。
圖5A至圖5C所示者為本發明的層疊式封裝件的第二封裝件的不同實施例的剖視圖。
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H01L 半導體器件;其他類目中不包括的電固體器件
H01L21-00 專門適用于制造或處理半導體或固體器件或其部件的方法或設備
H01L21-02 .半導體器件或其部件的制造或處理
H01L21-64 .非專門適用于包含在H01L 31/00至H01L 51/00各組的單個器件所使用的除半導體器件之外的固體器件或其部件的制造或處理
H01L21-66 .在制造或處理過程中的測試或測量
H01L21-67 .專門適用于在制造或處理過程中處理半導體或電固體器件的裝置;專門適合于在半導體或電固體器件或部件的制造或處理過程中處理晶片的裝置
H01L21-70 .由在一共用基片內或其上形成的多個固態組件或集成電路組成的器件或其部件的制造或處理;集成電路器件或其特殊部件的制造





