[發(fā)明專利]基于FPGA的PCI Express主機(jī)到設(shè)備的數(shù)據(jù)傳輸速度測(cè)試方法

無效

• 申請(qǐng)?zhí)枺?/td>: 201310262689.0
• 申請(qǐng)日: 2013-06-27
• 公開（公告）號(hào): CN103324559A
• 公開（公告）日: 2013-09-25
• 發(fā)明（設(shè)計(jì)）人: 吳偉林;李承鏞;李凱;陳春梅;何戎遼
• 申請(qǐng)（專利權(quán)）人: 成都林海電子有限責(zé)任公司
• 主分類號(hào): G06F11/22
• 分類號(hào): G06F11/22
• 代理公司: 成都金英專利代理事務(wù)所(普通合伙) 51218
• 代理人: 袁英

技術(shù)領(lǐng)域

本發(fā)明涉及一種基于FPGA的PCI?Express主機(jī)到設(shè)備的數(shù)據(jù)傳輸速度測(cè)試方法，屬于計(jì)算機(jī)技術(shù)領(lǐng)域。

背景技術(shù)

FPGA（Field－Programmable?Gate?Array），即現(xiàn)場(chǎng)可編程門陣列，作為專用集成電路（ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。與傳統(tǒng)邏輯電路和門陣列（如PAL，GAL及CPLD器件）相比，F(xiàn)PGA具有不同的結(jié)構(gòu)，F(xiàn)PGA利用小型查找表（16×1RAM）來實(shí)現(xiàn)組合邏輯，每個(gè)查找表連接到一個(gè)D觸發(fā)器的輸入端，觸發(fā)器再來驅(qū)動(dòng)其他邏輯電路或驅(qū)動(dòng)I/O，由此構(gòu)成了既可實(shí)現(xiàn)組合邏輯功能又可實(shí)現(xiàn)時(shí)序邏輯功能的基本邏輯單元模塊，這些模塊間利用金屬連線互相連接或連接到I/O模塊。FPGA的邏輯是通過向內(nèi)部靜態(tài)存儲(chǔ)單元加載編程數(shù)據(jù)來實(shí)現(xiàn)的，存儲(chǔ)在存儲(chǔ)器單元中的值決定了邏輯單元的邏輯功能以及各模塊之間或模塊與I/O間的聯(lián)接方式，并最終決定了FPGA所能實(shí)現(xiàn)的功能，F(xiàn)PGA允許無限次的編程。

利用FPGA來實(shí)現(xiàn)PCI?Express的最大理由是它的可重構(gòu)性。對(duì)PCI?Express這種新技術(shù)，規(guī)格處在不斷變化的階段。當(dāng)規(guī)格變更時(shí)，通過可重構(gòu)性可對(duì)應(yīng)的更改，對(duì)原設(shè)計(jì)進(jìn)行軟件編程來實(shí)現(xiàn)版本的升級(jí)。采用一些FPGA內(nèi)置高速收發(fā)器模塊和可編程結(jié)構(gòu)，如Xilinx的Virtex系列，其內(nèi)置高速收發(fā)器(Rocket?IOTMGTP收發(fā)器)可以支持PCI?Express協(xié)議所需的2.5Gbps速率，8B／10B編解碼能從數(shù)據(jù)中可靠地提取時(shí)鐘，實(shí)現(xiàn)時(shí)鐘恢復(fù)，可以降低成本和難度，減少設(shè)計(jì)難度和周期。FPGA供應(yīng)商專門針對(duì)PCI?Express對(duì)FPGA中的模塊和IP核進(jìn)行了測(cè)試，保證了產(chǎn)品的兼容性。

目前市場(chǎng)上沒有標(biāo)準(zhǔn)的測(cè)試PCI?Express設(shè)備和主機(jī)驅(qū)動(dòng)程序之間交換數(shù)據(jù)的速度的具體的技術(shù)，目前已知的一些測(cè)試技術(shù)存在以下問題：

1、速度不高，主機(jī)驅(qū)動(dòng)程序和設(shè)備間的數(shù)據(jù)交換速度僅能達(dá)到150MBytes/s；?

2、測(cè)試主機(jī)驅(qū)動(dòng)程序和設(shè)備之間交換速度的標(biāo)準(zhǔn)不同，目前沒有客觀的測(cè)試方法。

發(fā)明內(nèi)容

本發(fā)明的目的在于克服現(xiàn)有技術(shù)的不足，提供一種測(cè)試速度快，每次驅(qū)動(dòng)程序設(shè)置設(shè)備讀數(shù)據(jù)以后就可以讀出計(jì)數(shù)器的值，立刻可以計(jì)算出傳輸?shù)乃俣龋?jì)數(shù)期間不受主機(jī)等其他外部影響，測(cè)試客觀性好，測(cè)試結(jié)果準(zhǔn)確的基于FPGA的PCI?Express主機(jī)到設(shè)備的數(shù)據(jù)傳輸速度測(cè)試方法。

本發(fā)明的目的是通過以下技術(shù)方案來實(shí)現(xiàn)的：基于FPGA的PCI?Express主機(jī)到設(shè)備的數(shù)據(jù)傳輸速度測(cè)試方法，它包括以下步驟：

S1：對(duì)FPGA的傳輸層進(jìn)行修改，在其中加入測(cè)試主機(jī)和設(shè)備之間數(shù)據(jù)傳輸速度的測(cè)速代碼；

S2：設(shè)置一個(gè)讀設(shè)備性能計(jì)數(shù)器；

S3：所述的測(cè)速代碼讀取所述的讀設(shè)備性能計(jì)數(shù)器的計(jì)數(shù)值，并按以下方法計(jì)算主機(jī)到設(shè)備的數(shù)據(jù)傳輸速度：

S=V/(C/H)=V*H/C，其中，S為設(shè)備讀數(shù)據(jù)的速度即主機(jī)到設(shè)備的數(shù)據(jù)傳輸速度，單位為Mbyte/s，C為設(shè)備性能計(jì)數(shù)器的計(jì)數(shù)值；H為設(shè)備的時(shí)鐘的頻率，單位為MHz；V為設(shè)備從驅(qū)動(dòng)內(nèi)存讀回的數(shù)據(jù)的字節(jié)數(shù)，單位為byte。

所述的讀設(shè)備性能計(jì)數(shù)器采用硬件語言描述程序設(shè)計(jì)。

所述的讀設(shè)備性能計(jì)數(shù)器的寬度是32bit。

讀設(shè)備性能計(jì)數(shù)器的運(yùn)行在內(nèi)存空間，驅(qū)動(dòng)程序只能讀出不能寫入。

讀設(shè)備性能計(jì)數(shù)器的加1的操作發(fā)生在是設(shè)備時(shí)鐘信號(hào)的上升沿。

讀設(shè)備性能計(jì)數(shù)器加1的操作的允許條件是設(shè)備處于正常工作條件下和驅(qū)動(dòng)程序設(shè)置設(shè)備要求設(shè)備從主機(jī)內(nèi)存讀數(shù)據(jù)的時(shí)刻。

讀設(shè)備性能計(jì)數(shù)器加1的操作的終止條件是設(shè)備處于正常工作條件下和設(shè)備按照驅(qū)動(dòng)程序的要求從主機(jī)內(nèi)存讀完全部數(shù)據(jù)的時(shí)刻，此時(shí)讀設(shè)備性能計(jì)數(shù)器不再計(jì)數(shù)，保持計(jì)數(shù)值不變。

讀設(shè)備性能計(jì)數(shù)器的清零條件只能是設(shè)備的整個(gè)發(fā)送接收狀態(tài)機(jī)復(fù)位時(shí)，其他情況下計(jì)數(shù)值都會(huì)保持不變。

本發(fā)明的有益效果是：

1、測(cè)試速度快，每次驅(qū)動(dòng)程序設(shè)置設(shè)備讀數(shù)據(jù)以后就可以讀出計(jì)數(shù)器的值，立刻可以計(jì)算出傳輸?shù)乃俣龋?/p>

2、計(jì)數(shù)期間不受主機(jī)等其他外部影響，測(cè)試客觀性好，測(cè)試結(jié)果準(zhǔn)確；

3、只需要在設(shè)備上設(shè)計(jì)一個(gè)計(jì)數(shù)器就，操作簡(jiǎn)單，開銷小，不占用系統(tǒng)的資源，不影響數(shù)據(jù)傳輸效率。

具體實(shí)施方式