[發明專利]一種FPGA上電復位系統

有效

• 申請號: 201310252830.9
• 申請日: 2013-06-24
• 公開（公告）號: CN103297009A
• 公開（公告）日: 2013-09-11
• 發明（設計）人: 何弢
• 申請（專利權）人: 成都鴻芯紀元科技有限公司
• 主分類號: H03K17/22
• 分類號: H03K17/22
• 代理公司: 成都高遠知識產權代理事務所(普通合伙) 51222
• 代理人: 李高峽;全學榮

1.一種FPGA上電復位系統，其特征在于：包括用于產生上電復位的POR脈沖信號的上電復位電路、用于確保POR信號的復位有效性的復位信號檢測電路，所述上電復位電路和復位信號檢測電路相連接，上電復位電路在芯片第一電源VDD上升到1.6V時發出上電復位的POR脈沖信號，所述POR脈沖信號用于控制FPGA芯片的復位。

2.根據權利要求1所述的FPGA上電復位系統，其特征在于：所述上電復位電路包括延遲模塊和延遲保護模塊；

所述延遲保護模塊包括PMOS管P1A、P1B、P1C、P2、P3、P4、P5,NMOS管N1、N2、N3,電容C1、C2,反相器INV1，所述PMOS管P1A的柵極連接自身的漏極和PMOS管P2的源極，PMOS管P1B、P1C的源極相連接后與PMOS管P1A的柵極連接，PMOS管P1B、P1C的漏極、P2的漏極連接NMOS管N1的源極，PMOS管P1B連接使能信號EN，NMOS管N1的漏極與NMOS管N2的柵極和漏極、PMOS管P4和NMOS管N3的柵極連接，PMOS管P4的源極連接PMOS管P3的柵極和漏極，PMOS管P4的漏極與NMOS管N3的源極、PMOS管P5的漏極、反相器INV1的輸入端連接，電容C1連接在NMOS管N1的漏極和電源地之間，電容C2連接在PMOS管P4的漏極與第一電源VDD之間，PMOS管P5的柵極連接反相器INV1的輸出端，PMOS管P1A、P3、P5的源極、NMOS管N1的柵極、NMOS管N2的源極均連接第一電源VDD，PMOS管P2的柵極、NMOS管N3的漏極均連接電源地；

所述延遲模塊包括PMOS管P6、P7、P8、P9、P10、P11,NMOS管N4、N5、N6、N7、N8、N9,電容C3、C4、C5,反相器INV2、INV3、INV4,與非門NAND1、NAND2,或非門NOR1、NOR2，所述PMOS管P6的漏極與NMOS管N4的源極、PMOS管P7的柵極連接，NMOS管N4的漏極與NMOS管N5的源極、NMOS管N6的源極連接，NMOS管N6的漏極與PMOS管P7、P8的漏極、P9、P10的柵極、NMOS管N7、N8的柵極連接，PMOS管P8的柵極連接NMOS管N5的柵極，PMOS管P9的漏極與PMOS管P10、P11的漏極連接，PMOS管P10的漏極與NMOS管N7的源極、N9的柵極、PMOS管P11的柵極、或非門NOR2的一個輸入端連接，NMOS管N7的漏極與NMOS管N8、N9的源極連接，或非門NOR1的一個輸入端連接第二電源VCCO，另一個輸入端連接電源地，輸出端連接或非門NOR2的另一個輸入端，或非門NOR2的輸出端連接反相器INV2的輸入端，反相器INV2的輸出端連接反相器INV3的輸入端和與非門NAND1的一個輸入端，反相器INV3的輸出端連接反相器INV4的輸入端，反相器INV4的輸出端連接與非門NAND1的另一個輸入端，PMOS管P6、P7、P8、P9的漏極、NMOS管N6的柵極均連接第一電源VDD，NMOS管N5、N8的漏極、PMOS管P11的源極均連接電源地，NMOS管N9的漏極連接到地，電容C3連接在PMOS管P6的漏極與第一電源VDD之間，電容C6連接在反相器INV4的輸出端與第一電源VDD之間，電容C4連接在PMOS管P7的漏極與電源地之間，電容C5連接在反相器INV3的輸出端與電源地之間；

所述反相器INV1的輸出端連接非門NAND2的一個輸入端，與非門NAND1的輸出端連接非門NAND2的另一個輸入端，非門NAND2輸出端輸出POR脈沖信號。

3.根據權利要求2所述的FPGA上電復位系統，其特征在于：所述電容C1、C4、C5由NMOS管的柵極為一極，源極和漏極并聯后為另一極構成，由柵極構成的一極連接高電位；所述電容C2、C3、C6由PMOS管的柵極為一極，源極和漏極并聯后為另一極構成，由柵極構成的一極連接低電位。

4.根據權利要求2所述的FPGA上電復位系統，其特征在于：所述PMOS管P1A、P1B、P1C為倒比管，并且寬長比可改變。

5.根據權利要求1所述的FPGA上電復位系統，其特征在于：所述復位信號檢測電路為SRAM構成的POR信號復位驗證電路，將上電復位電路的信號送到不同電源供電的SRAM構成的POR復位驗證電路，并將SRAM的儲存值作為輸出。