[發明專利]容錯存儲器

有效

• 申請號: 201310236833.3
• 申請日: 2013-06-14
• 公開（公告）號: CN103514962B
• 公開（公告）日: 2017-06-16
• 發明（設計）人: 葉戈爾·索戈莫尼揚;格奧爾格·杰奧爾加科斯;米夏埃爾·戈塞爾
• 申請（專利權）人: 英飛凌科技股份有限公司
• 主分類號: G11C29/52
• 分類號: G11C29/52
• 代理公司: 北京康信知識產權代理有限責任公司11240
• 代理人: 余剛,李慧

1.一種用于存儲數據值的存儲元件裝置，包括：

N個存儲元件(20-22)，其中，N≥3，

用于將所述數據值導向所述存儲元件(20-22)中的每個存儲元件的數據輸入端(24)，并且

具有一個輸出端和至少三個輸入端的錯誤校正裝置(23；811；1014)，

其中，至少三個所述存儲元件中的每個存儲元件的輸出端均與所述錯誤校正裝置(23)中的一個輸入端連接，

其中，如果至少三個所述存儲元件(20-22)在至少所有三個所述存儲元件的相應的輸出端上輸出相同的值，則所述錯誤校正裝置(23；811；1014)設置用于在所述錯誤校正裝置(23；811；1014)的輸出端上提供所述值，并且用于在至少一種狀態下維持先前所輸出的所述值，至少三個所述存儲元件(20-22)在所述狀態下在所述存儲元件的輸出端上提供了兩個不同的值，其中，由至少三個所述存儲元件所輸出的值中的至少一個值等于由所述錯誤校正裝置所維持的值。

2.根據權利要求1所述的存儲元件裝置，其中，所述錯誤校正裝置(23)包括具有n個輸入端和一個輸出端的n-輸入校正元件，其中，n≥3，并且，所述錯誤校正裝置的所述輸入端與所述n-輸入校正元件(410；75；88；98)的輸入端連接，其中這樣設置所述n-輸入校正元件(410；75；88；98)，即當所有在所述錯誤校正裝置的n個輸入端上加載的數據值都一致時，則在所述n-輸入校正元件(410；75；88；98)的所述輸出端上輸出一致的所述數據值，并且當所有在所述n-輸入校正元件的所述n個輸入端上加載的所述數據值并不都相同時，則維持先前在所述n-輸入校正元件的所述輸出端上所輸出的所述數據值。

3.根據權利要求2所述的存儲元件裝置，

其中，n＝N，并且

其中，至少三個所述存儲元件中的每個存儲元件的所述輸出端與所述n-輸入校正元件的分別配屬的輸入端連接。

4.根據權利要求2所述的存儲元件裝置，其中，n＜N。

5.根據權利要求4所述的存儲元件裝置，

其中，所述錯誤校正裝置還包括邏輯門電路(85，89)，其中，所述存儲元件中的至少兩個存儲元件的輸出端與所述邏輯門電路(85，89)的配屬的輸入端相連，并且

其中，所述邏輯門電路(85，89)的輸出端與所述n-輸入校正元件(88)的輸入端連接。

6.根據權利要求5所述的存儲元件裝置，其中，所述邏輯門電路(89，85)執行二位的布爾函數g，其中，g(0，0)≠g(1，1)且g(0，1)＝g(1，0)，其中1和0表示所述存儲元件中的一個存儲元件的輸出值的兩種可能的狀態。

7.根據權利要求6所述的存儲元件裝置，其中，所述布爾函數由與函數、與非函數、或函數和與或函數中選出。

8.根據權利要求4所述的存儲元件裝置，另外包括具有N個輸入端和n個輸出端的邏輯電路(1011)，其中，所述邏輯電路(1011)中的每個輸入端與所述存儲元件(101-10N)中的一個存儲元件的輸出端連接，并且，所述邏輯電路(1011)的每個所述輸出端與所述n-輸入校正元件(1012)的配屬的輸入端連接。

9.根據權利要求8所述的存儲元件裝置，其中，所述邏輯電路(1011)的至少一個輸出端通過延時元件與所述n-輸入校正元件(1012)的分別配屬的所述輸入端連接。

10.根據權利要求2至9中任一項所述的存儲元件裝置，其中，N個所述存儲元件包括至少一個主存儲元件和與所述至少一個主存儲元件配屬的至少一個從存儲元件。

11.根據權利要求10所述的存儲元件裝置，其中，所述至少一個主存儲元件包括主存儲元件(72)，并且其中所述至少一個從存儲元件包括第一從存儲元件(73)和第二從存儲元件(74)，其中所述主存儲元件(72)的輸出端與所述第一從存儲元件(73)的輸入端、與所述第二從存儲元件(74)的輸入端并且與所述n-輸入校正元件(75)的第一輸入端相連，其中所述第一從存儲元件(73)的輸出端與所述n-輸入校正元件(75)的第二輸出端相連，并且其中所述第二從存儲元件(74)的輸出端與所述n-輸入校正元件的第三輸入端相連。