[發(fā)明專利]MOS管與單電子晶體管混合結(jié)構(gòu)的可復(fù)用邏輯門

有效

• 申請(qǐng)?zhí)枺?/td>: 201310234237.1
• 申請(qǐng)日: 2013-06-13
• 公開（公告）號(hào): CN103346780A
• 公開（公告）日: 2013-10-09
• 發(fā)明（設(shè)計(jì)）人: 魏榕山;陳錦鋒;于志敏;何明華
• 申請(qǐng)（專利權(quán)）人: 福州大學(xué)
• 主分類號(hào): H03K19/20
• 分類號(hào): H03K19/20
• 代理公司: 福州元?jiǎng)?chuàng)專利商標(biāo)代理有限公司 35100
• 代理人: 蔡學(xué)俊

1.一種MOS管與單電子晶體管混合結(jié)構(gòu)的可復(fù)用邏輯門，其特征在于：包括第一二輸入SET/MOS混合電路、第二二輸入SET/MOS混合電路以及第三二輸入SET/MOS混合電路；所述第三二輸入SET/MOS混合電路的輸入端分別對(duì)應(yīng)與所述第一、二二輸入SET/MOS混合電路的輸出端連接。

2.根據(jù)權(quán)利要求1所述的MOS管與單電子晶體管混合結(jié)構(gòu)的可復(fù)用邏輯門，其特征在于：所述SET/MOS混合電路包括：

一PMOS管，其源極接電源端V_dd；

一NMOS管，其漏極與所述PMOS管的漏極連接；以及

一SET管，其與所述NMOS管的源極連接；該SET管具有兩個(gè)輸入端和一個(gè)控制端，則所述可復(fù)用邏輯門具備四個(gè)輸入端三個(gè)控制端。

3.根據(jù)權(quán)利要求2所述的MOS管與單電子晶體管混合結(jié)構(gòu)的可復(fù)用邏輯門，其特征在于：定義所述可復(fù)用邏輯門的四個(gè)輸入端為V₁、V₂、V₃?、V₄，三個(gè)控制端為V_ctrl1、V_ctrl2、V_ctrl3，其邏輯滿足：

該可復(fù)用邏輯門為與門時(shí)，應(yīng)滿足V₁=0，V₂=0，V₃=A，V₄=B，V_ctrl1=0.6V，V_ctrl2=-0.2V，V_ctrl3=0.2V；

該可復(fù)用邏輯門為與非門時(shí)，應(yīng)滿足V₁=0，V₂=0，V₃=A，V₄=B，V_ctrl1=0.6V，V_ctrl2=-0.2V，V_ctrl3=-0.6V；

該可復(fù)用邏輯門為或門時(shí)，應(yīng)滿足V₁=A，V₂=1，V₃=B，V₄=1，V_ctrl1=0.6V，V_ctrl2=0.6V，V_ctrl3=-0.6V；

該可復(fù)用邏輯門為或非門時(shí)，應(yīng)滿足V₁=A，V₂=1，V₃=B，V₄=1，V_ctrl1=0.6V，V_ctrl2=0.6V，V_ctrl3=0.2V；

該可復(fù)用邏輯門為同或門時(shí)，應(yīng)滿足V₁=A，V₂=B，V₃=A，V₄=B，V_ctrl1=0.6V，V_ctrl2=0.2V，V_ctrl3=-0.6V；

該可復(fù)用邏輯門為異或門時(shí)，應(yīng)滿足V₁=A，V₂=B，V₃=A，V₄=B，V_ctrl1=0.6V，V_ctrl2=0.2V，V_ctrl3=0.2V；其中A、B為輸入信號(hào)。

4.根據(jù)權(quán)利要求2所述MOS管與單電子晶體管混合結(jié)構(gòu)的可復(fù)用邏輯門，其特征在于：所述的PMOS管的參數(shù)滿足：W_p為22?nm，?L_p為66?nm，V_pg為0.?4V，NMOS管的參數(shù)滿足：W_n為?22?nm，?L_n為66?nm，V_ng為0.4?V，單電子晶體管的參數(shù)滿足：C_s,、C_d為0.1aF，R_s,?R_d為150?KΩ，C_ctrl為0.1050?aF，C_a為0.0525?aF，C_b為0.0525?aF。