[發明專利]縮短存儲操作繁忙時間

有效

• 申請號: 201310233539.7
• 申請日: 2013-06-13
• 公開（公告）號: CN103514124A
• 公開（公告）日: 2014-01-15
• 發明（設計）人: D·P·D·伯杰;M·F·費;C·C·瓊斯;A·J·奧尼爾;D·L·奧爾夫
• 申請（專利權）人: 國際商業機器公司
• 主分類號: G06F13/16
• 分類號: G06F13/16
• 代理公司: 北京市中咨律師事務所 11247
• 代理人: 于靜;張亞非

技術領域

本發明涉及改善高速緩存利用率，更具體地說，涉及通過縮短存儲操作繁忙時間降低高速緩存利用。

背景技術

中央處理單元（CPU）的高速緩存是計算機的CPU用于縮短平均存儲器訪問時間的高速緩存。高速緩存是一個小的快速存儲器，其存儲來自頻繁使用的主存儲位置的數據的副本。只要多數存儲器訪問是高速緩存的存儲位置，則存儲器訪問的平均延時就更接近高速緩存延時而非主存儲器的延時。

當CPU需要在主存儲位置上讀寫時，CPU首先檢查高速緩存中是否有該數據的副本。如果有，CPU直接地對高速緩存進行讀寫，這比對主存儲器進行讀寫速度快得多?，F代CPU可具有至少三個獨立的高速緩存：指令高速緩存，用于加速可執行指令獲?。╢etch）；數據高速緩存，用于加速數據獲取和存儲操作；以及轉換后援緩沖器（TLB），用于加速可執行指令和數據的虛擬到物理地址轉換。數據高速緩存通常被組織為更多高速緩存級別的層次結構。

發明內容

根據示例性實施例，提供一種縮短存儲操作繁忙時間的計算機產品。所述計算機產品包括可被處理電路讀取并存儲指令的有形存儲介質，所述指令可被所述處理電路執行以執行一種方法。所述方法包括將第一和第二平臺寄存器與高速緩存陣列關聯，由比較器判定第一存儲操作的目標為所述高速緩存陣列的字線，由所述比較器判定第二存儲操作的目標為所述高速緩存陣列的同一字線，將所述第一和第二存儲操作的控制信息和數據加載到所述第一和第二平臺寄存器，并由緩沖器延遲提交（commit）所述第一存儲操作，直到所述第二存儲操作的所述控制信息和數據被加載到所述第二平臺寄存器。所述方法進一步包括使用來自所述第一和第二平臺寄存器的所述控制信息將來自所述第一和第二平臺寄存器的所述數據同時提交到所述高速緩存陣列的所述字線，從而縮短所述高速緩存陣列的所述字線的繁忙時間。

根據進一步的示例性實施例，提供一種用于針對縮短存儲操作繁忙時間減少處罰的系統。所述系統包括高速緩存陣列、與所述高速緩存陣列關聯的第一和第二平臺寄存器、比較器和緩沖器，所述系統被配置為執行一種方法，所述方法包括由所述比較器判定第一存儲操作的目標為所述高速緩存陣列的字線，由所述比較器判定第二存儲操作的目標為所述高速緩存陣列的同一字線，將所述第一和第二存儲操作的控制信息和數據加載到所述第一和第二平臺寄存器，并由所述緩沖器延遲提交所述第一存儲操作，直到所述第二存儲操作的所述控制信息和數據被加載到所述第二平臺寄存器。所述方法進一步包括使用來自所述第一和第二平臺寄存器的所述控制信息將來自所述第一和第二平臺寄存器的所述數據同時提交到所述高速緩存陣列的所述字線，從而縮短所述高速緩存陣列的所述字線的繁忙時間。

根據進一步的示例性實施例，提供一種計算機實現的用于縮短存儲操作繁忙時間的方法。所述方法包括將第一和第二平臺寄存器與高速緩存陣列關聯，由比較器判定第一存儲操作的目標為所述高速緩存陣列的字線，由所述比較器判定第二存儲操作的目標為所述高速緩存陣列的同一字線，將所述第一和第二存儲操作的控制信息和數據加載到所述第一和第二平臺寄存器，并由緩沖器延遲提交所述第一存儲操作，直到所述第二存儲操作的所述控制信息和數據被加載到所述第二平臺寄存器。所述方法進一步包括使用來自所述第一和第二平臺寄存器的所述控制信息將來自所述第一和第二平臺寄存器的所述數據同時提交到所述高速緩存陣列的所述字線，從而縮短所述高速緩存陣列的所述字線的繁忙時間。

附圖說明

在本說明結尾處的權利要求中專門列出和明確聲明了被視為本發明的主題。通過結合附圖閱讀下面的詳細描述，本發明的上述及其他特征和優點將變得顯而易見，其中：

圖1是傳統的獲取操作時序（timing）圖；

圖2是傳統的存儲操作時序圖；

圖3是其中執行獲取和存儲操作的傳統的調度模型圖；

圖4是根據實施例使用平臺寄存器的存儲操作的圖；

圖5是被組織為排（bank）的高速緩存陣列的示意圖；

圖6是根據實施例在同一字線上使用平臺寄存器的存儲操作的圖；以及

圖7示出根據實施例的計算機程序產品。

具體實施方式