[發(fā)明專利]BCH碼檢糾錯方法、電路及容錯存儲器

有效

• 申請?zhí)枺?/td>: 201310224101.2
• 申請日: 2013-06-05
• 公開（公告）號: CN103269231A
• 公開（公告）日: 2013-08-28
• 發(fā)明（設(shè)計）人: 張怡云;陳后鵬;宋志棠
• 申請（專利權(quán)）人: 中國科學(xué)院上海微系統(tǒng)與信息技術(shù)研究所
• 主分類號: H03M13/15
• 分類號: H03M13/15
• 代理公司: 上海光華專利事務(wù)所 31219
• 代理人: 李儀萍

技術(shù)領(lǐng)域

本發(fā)明涉及數(shù)據(jù)存儲領(lǐng)域，特別是涉及一種BCH碼檢糾錯方法、電路及容錯存儲器。

背景技術(shù)

相變存儲器是一種利用相變材料非晶態(tài)時的半導(dǎo)體高阻特性與結(jié)晶態(tài)時的金屬低阻特性實現(xiàn)存儲的技術(shù)，其可靠性通常從三個方面來考慮：數(shù)據(jù)保持，即存儲單元維持?jǐn)?shù)值的能力；耐久力，即存儲單元對于讀寫次數(shù)的耐久力；讀寫干擾，即芯片在讀寫時對于存儲單元的干擾。其中，相變存儲器的數(shù)據(jù)保持與耐久力都取決于存儲材料本身，而讀寫干擾則與陣列結(jié)構(gòu)及提供的讀寫電流相關(guān)。讀寫干擾所導(dǎo)致的失效也有多種原因，常見的有寫操作導(dǎo)致臨近單元受到影響，以及讀操作時，材料內(nèi)部缺陷或污染導(dǎo)致溫度自增產(chǎn)生寫的效果，破壞存儲數(shù)據(jù)等。

為減少以上可能的失效，提高存儲器的可靠性，對于少量隨機錯誤進行檢測并更正可以進一步提升存儲準(zhǔn)確率，因此，迫切需要設(shè)置糾錯碼電路（ECC）來提高存儲器的可靠性。

BCH碼是循環(huán)碼中的一個重要子類，其具有糾多個隨機錯誤的能力，且有著嚴(yán)密的代數(shù)結(jié)構(gòu)，是目前研究的最為透徹的一類碼。BCH碼滿足公式其中m是需存儲的數(shù)據(jù)的位數(shù)，k是校驗數(shù)據(jù)的位數(shù)，t是編碼所能糾正的最多誤碼位數(shù)，對于固定的m和t，滿足公式的k很少能使等號成立，能糾正的位數(shù)也僅限于t位及t位以下。基于BCH編碼現(xiàn)今已有許多已成系統(tǒng)的高效譯碼方案，為充分利用其循環(huán)的特性，多采用串行的實現(xiàn)方式，由此會存在一定的時鐘延遲，一種較為典型的實現(xiàn)方法為計算校正子，隨后采用彼得森算法得到錯誤多項式，再用錢氏搜索電路得到錯誤位置并改正。

然而該種典型譯碼方案由于存在時鐘延遲，難以適用于對時序有特別要求的存儲器。

發(fā)明內(nèi)容

鑒于以上所述現(xiàn)有技術(shù)的缺點，本發(fā)明的目的在于提供一種BCH碼檢糾錯方法及電路，以實現(xiàn)對BCH碼的t位糾錯的保證下，糾一部分t位以上的錯，其中，t為所能糾正的最多誤碼位數(shù)。

本發(fā)明的另一目的在于提供一種容錯存儲器。

為實現(xiàn)上述目的及其他相關(guān)目的，本發(fā)明提供一種BCH碼檢糾錯方法，其至少包括：

1）基于已經(jīng)過BCH編碼的待檢驗BCH數(shù)據(jù)組的監(jiān)督矩陣來計算所述待檢驗BCH數(shù)據(jù)組的待比較校正子；

2）若所述待比較校正子不為0，則將所述待比較校正子與多個標(biāo)準(zhǔn)校正子進行比較，并基于與所述待比較校正子不同的數(shù)據(jù)位數(shù)量最少、且所指明的錯誤位數(shù)也最少的標(biāo)準(zhǔn)校正子來校正所述待檢驗BCH數(shù)據(jù)組中的相應(yīng)數(shù)據(jù)。

本發(fā)明還提供一種BCH碼檢糾錯電路，其至少包括：

生成電路，用于基于已經(jīng)過BCH編碼的待檢驗BCH數(shù)據(jù)組的監(jiān)督矩陣來計算所述待檢驗BCH數(shù)據(jù)組的待比較校正子；

糾錯電路，用于若所述待比較校正子不為0，則將所述待比較校正子與多個標(biāo)準(zhǔn)校正子進行比較，并基于與所述待比較校正子不同的數(shù)據(jù)位數(shù)量最少、且所指明的錯誤位數(shù)也最少的標(biāo)準(zhǔn)校正子來校正所述待檢驗BCH數(shù)據(jù)組中的相應(yīng)數(shù)據(jù)。

本發(fā)明還提供一種容錯存儲器，其至少包括：

存儲陣列；

與所述存儲陣列連接的讀寫控制單元；

基于BCH編碼的編碼單元，用于對待存儲數(shù)據(jù)進行BCH編碼后送入所述讀寫控制單元；

前述的BCH碼檢糾錯電路，與所述讀寫控制單元相連接，用于將所述讀寫控制單元讀出的數(shù)據(jù)進行糾錯后輸出；

接口單元，分別與所述編碼單元及BCH碼檢糾錯電路相連接，用于將接入的待存儲數(shù)據(jù)送入所述編碼單元進行BCH編碼以及將所述BCH碼檢糾錯電路糾錯后的數(shù)據(jù)輸出。

如上所述，本發(fā)明的BCH碼檢糾錯方法、電路及容錯存儲器，具有以下有益效果：可以最大限度地利用校驗位，在滿足公式的前提下，其中m是需存儲的數(shù)據(jù)的位數(shù)，k是校驗位的位數(shù)，t編碼所能糾正的最多誤碼位數(shù)，在完成BCH碼糾t位錯的保證下，糾一部分t位以上的錯；且電路可以用純邏輯的形式實現(xiàn)，不含時鐘，只存在門延遲，適合應(yīng)用于SPI接口之類對時序有特別要求的情況。

附圖說明

圖1顯示為本發(fā)明的BCH碼檢糾錯方法的流程圖。

圖2顯示為本發(fā)明的BCH碼檢糾錯電路示意圖。

圖3顯示為本發(fā)明的容錯存儲器示意圖。

元件標(biāo)號說明

1?????????BCH碼檢糾錯電路

11????????生成電路

12????????比較電路

13????????糾錯電路

2?????????容錯存儲器

21????????存儲陣列