[發明專利]晶體管及其形成方法

有效

• 申請號: 201310224085.7
• 申請日: 2013-06-05
• 公開（公告）號: CN104217957B
• 公開（公告）日: 2017-09-22
• 發明（設計）人: 洪中山
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L29/06
• 代理公司: 北京集佳知識產權代理有限公司11227
• 代理人: 駱蘇華

技術領域

本發明涉及半導體制造技術領域，尤其涉及一種晶體管及其形成方法。

背景技術

晶體管作為最基本的半導體器件目前正被廣泛應用，隨著半導體器件的元件密度和集成度的提高，晶體管的柵極尺寸變得比以往更短；然而，晶體管的柵極尺寸變短會使晶體管產生短溝道效應，進而產生漏電流，最終影響半導體器件的電學性能。目前，現有技術主要通過提高晶體管溝道區的應力，以提高載流子遷移率，進而提高晶體管的驅動電流，減少晶體管中的漏電流。

現有技術提高晶體管溝道區的應力的方法為，在晶體管的源/漏區形成應力層，其中，PMOS晶體管的應力層的材料為硅鍺（SiGe），硅和硅鍺之間因晶格失配形成的壓應力，從而提高PMOS晶體管的性能；NMOS晶體管的應力層的材料為碳化硅（SiC），硅和碳化硅之間因晶格失配形成的拉應力，從而提高NMOS晶體管的性能。

現有技術具有應力層的晶體管形成過程的剖面結構示意圖，如圖1至圖3所示，包括：

請參考圖1，提供半導體襯底10，所述半導體襯底10表面具有柵極結構11。

請參考圖2，在所述柵極結構11兩側的半導體襯底10內形成開口12。

請參考圖3，在所述開口12內形成應力層13，所述應力層13的材料為硅鍺或碳化硅。在形成應力層13之后，在所述應力層13內注入p型離子或n型離子，在柵極結構11兩側的應力層13內形成源區和漏區。

然而，現有技術形成的具有應力層的晶體管中依舊容易產生漏電流。

發明內容

本發明解決的問題是提供一種晶體管及其形成方法，減少晶體管的漏電流，提高晶體管的性能。

為解決上述問題，本發明提供一種晶體管的形成方法，包括：提供襯底，所述襯底包括絕緣層、以及位于絕緣層表面的半導體層，所述半導體層表面具有若干柵極結構；刻蝕相鄰柵極結構之間的半導體層直至暴露出絕緣層為止，形成開口；在所述開口的側壁表面形成第一應力層；在形成第一應力層之后，在所述開口內填充介質層，所述介質層的表面低于半導體層表面；在形成介質層之后，在所述第一應力層和介質層表面形成填充滿開口的第二應力層。

可選的，所述第一應力層包括第一部分和第二部分，所述第二部分到開口底部的距離大于第一部分到開口底部的距離，所述第一部分表面到開口側壁的距離小于或等于第二部分表面到開口側壁的距離。

可選的，所述第一應力層的第一部分表面相對于絕緣層表面傾斜，所述第一應力層的第二部分表面相對于絕緣層表面垂直。

可選的，所述第一部分表面的晶向為<111>。

可選的，所述第一應力層的表面相對于絕緣層表面傾斜，使開口底部的寬度尺寸大于開口頂部的寬度尺寸。

可選的，所述第一應力層表面的晶向為<111>。

可選的，所述第一應力層暴露出開口底部的部分側壁表面。

可選的，所述第一應力層或第二應力層的材料為硅鍺、硅、碳化硅、鍺或III-V族化合物。

可選的，所述第一應力層或第二應力層的形成工藝為選擇性外延沉積工藝。

可選的，所述第一應力層的底部表面相對于絕緣層表面傾斜，所述第一應力層的底部表面的晶向為<111>。

可選的，所述第一應力層和第二應力層的形成工藝為選擇性外延沉積工藝；其中，第一應力層的外延方向與半導體層的表面平行。

可選的，所述介質層的材料的介電常數大于2.0，所述介質層的形成工藝為：采用流體化學氣相沉積工藝在開口內、第一應力層表面、柵極結構表面以及半導體層表面形成介質薄膜；采用回刻蝕工藝去除第一應力層頂部表面、柵極結構表面以及半導體層表面的介質薄膜。

可選的，所述介質層的材料為氧化硅。

可選的，所述開口的形成工藝為各向異性的干法刻蝕工藝，所述開口的側壁相對于半導體層表面垂直。

可選的，所述襯底為絕緣體上硅襯底，所述半導體層的材料為單晶硅，所述半導體層表面的晶向為<100>或<110>。

可選的，所述柵極結構包括：位于半導體層表面的柵介質層、位于柵介質層表面的柵電極層以及位于柵介質層和柵電極層兩側的半導體層表面的側墻。

可選的，還包括：在第二應力層表面形成接觸層，在襯底、柵極結構和接觸層表面形成層間介質層，在所述層間介質層內形成與接觸層電連接的導電插塞。