[發明專利]電流輸出控制裝置及方法、數字控制振蕩裝置、數字鎖相環、頻率合成器及數字頻率鎖定環

有效

• 申請號: 201310222904.4
• 申請日: 2013-06-06
• 公開（公告）號: CN103475364B
• 公開（公告）日: 2017-12-15
• 發明（設計）人: 川添卓
• 申請（專利權）人: 拉碧斯半導體株式會社
• 主分類號: H03L7/099
• 分類號: H03L7/099;H03L7/18;G05F1/56
• 代理公司: 中國專利代理(香港)有限公司72001
• 代理人: 何欣亭,王忠忠

技術領域

本發明涉及按照輸入的代碼的變化控制輸出電流值的電流輸出控制裝置、電流輸出控制方法、數字控制振蕩裝置、數字鎖相環（數字PLL）、頻率合成器、數字FLL（Frequency Locked Loop：頻率鎖定環）及半導體裝置，特別涉及適合于按照輸入代碼的變化高精度地動作的電流輸出控制裝置、電流輸出控制方法、數字控制振蕩裝置、數字PLL、頻率合成器、數字FLL及半導體裝置。

背景技術

近幾年來，在便攜式電話、通信裝置及筆記本電腦等電子設備中，使用將PLL（Phase Locked Loop：鎖相環）電路的控制信號數字化的數字PLL電路。數字PLL電路由于將模擬電路置換成數字電路，所以可以利用工藝規程的進步進一步節省空間及節電。

例如用PLL控制的時鐘信號被作為微處理器的系統時鐘信號使用，而且具備微處理器的微型控制器（以下也稱作“微機”）的消耗功率（消耗電流）正在進一步降低，因此使微機間歇動作的機會增加。使用模擬方式的PLL進行這種間歇動作時，將PLL關閉一次后，充電泵的電荷就被放掉，再次接通之際，需要從零開始充電，因而不利于降低消耗。

關于數字PLL，例如專利文獻1、2等公布了它的相關技術。在專利文獻1、2中，公布了將PLL電路的控制信號全部數字化的ADPLL（All Digital PLL：全數字鎖相環）電路。

這種ADPLL的振蕩電路的控制方法，也和以往的模擬PLL大不相同。就是說，在模擬PLL中使用根據以與基準時鐘的相位差的量補充電荷的電容的電壓電平確定振蕩頻率的電壓控制型振蕩電路（VCO:Voltage Controlled Oscillator）,而在ADPLL中通常使用根據數字代碼的輸入值確定振蕩頻率的數字控制振蕩裝置（DCO:Digital Controlled Oscillator）。

專利文獻1：日本特開2002－335155號公報；

專利文獻2：日本特開2011－205339號公報。

在ADPLL中，轉換輸入DCO的代碼，切換DCO（數字控制振蕩裝置）的振蕩頻率。這種輸入代碼的轉換，根據規定的時鐘進行。

因此，在轉換輸入代碼時，由于時鐘頻率的變動而產生假信號脈沖（glitch）（不連續的噪聲）時，DCO的振蕩頻率變動，波動特性（在這里為頻率的穩定性）惡化。

例如在專利文獻1中，用IDAC使輸出電流值變化，并使電流控制振蕩電路的頻率變化。具體地說，作為IDAC，使用結構如圖7所示的部件，開關以2的n次方加權的晶體管，從而控制環狀振蕩電路的電流，使振蕩頻率變化，該環狀振蕩電路由反射鏡電路與各晶體管連接。

這種結構的電路中，切換頻率的代碼被輸入根據晶體管的溝道寬度（W）/溝道長度（L）及連接數加權的各晶體管之際，由各比特的傳播時間之差、開關的時機的不同而產生的假信號脈沖也被輸入。

其結果，有時選擇了不應該選擇的晶體管。這時，輸出的電流值就異常，使用該電流值的環狀振蕩電路的振蕩頻率就不穩定，成為環狀振蕩電路中的波動特性惡化的一個原因。

此外，還考慮了用電容除去切換數字值之際的假信號脈沖。但是因為需要另外追加電容，所以從電路的小型化和低成本化的觀點上說，并不理想。

另外，專利文獻2公布了為了解決在DCO中進行Binary控制型的頻率控制時的問題，即在高位比特的變化點中由于受到寄生電容、晶體管特性的偏移等影響容易產生開關所導致的噪聲的問題，而將8比特的振蕩器控制字碼OTW[7：0]分割成為高位5比特和低位3比特，將高位5比特轉換成用于進行5比特的Binary控制的OTWb[7：3] ，將低位3比特轉換成用于進行Unary控制的OTWu[13：0]，從而控制振蕩器的振蕩頻率的技術。

可是，在專利文獻2的這種技術中，不能夠避免切換DCO的振蕩頻率之際，輸入DCO的輸入代碼轉換時假信號脈沖的產生，有時使DCO的振蕩頻率不穩定。

發明內容

本發明就是為了解決上述問題而研制的，其目的在于能夠使切換DCO的振蕩頻率時使用的控制電流的輸出值穩定，避免切換DCO的振蕩頻率時的不穩定性惡化。