[發明專利]互連結構的形成方法

有效

• 申請號: 201310222161.0
• 申請日: 2013-06-05
• 公開（公告）號: CN104217991B
• 公開（公告）日: 2017-05-17
• 發明（設計）人: 張海洋;張城龍
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司
• 主分類號: H01L21/768
• 分類號: H01L21/768
• 代理公司: 北京集佳知識產權代理有限公司11227
• 代理人: 駱蘇華

技術領域

本發明涉及半導體制造技術領域，尤其涉及一種互連結構的形成方法。

背景技術

隨著對超大規模集成電路高集成度和高性能的需求逐漸增加，半導體技術向著更小特征尺寸的技術節點發展，而芯片的運算速度明顯受到金屬導電所造成的電阻電容延遲的影響。

一方面，為了改善集成電路的性能，利用具有低電阻率、優良抗電遷移能力等優點的銅代替鋁作為半導體內的金屬互連線，可降低金屬互連線電阻。

另一方面，利用低k材料或者超低k材料作為金屬互連線的層間介質層，可以有效降低電容。

銅雙鑲嵌技術搭配低k材料所構成的金屬層間介質層是目前最受歡迎的互連結構工藝組合，其能夠有效改善電阻電容延遲的現象。

現有工藝中一種銅雙鑲嵌結構的形成方法包括：提供半導體襯底，并在所述半導體襯底上由下至上依次形成層間介質層、粘附層、保護層和硬掩膜層；對所述硬掩膜層進行刻蝕，以形成暴露出所述保護層的第一開口，所述第一開口的位置和形狀分別與后續形成銅金屬互連線的位置和形狀對應；進行清洗工藝，以去除形成第一開口過程中殘留的聚合物；在所述第一開口內形成包括第二開口的光刻膠層，所述第二開口的位置和形狀分別與后續形成銅金屬插塞的位置和形狀對應；以金屬硬掩膜層和光刻膠層為掩模，對保護層、粘附層和層間介質層進行刻蝕，至第二開口底部剩余部分厚度的層間介質層；去除所述第二光刻膠層；以所述硬掩膜層為掩模，刻蝕所述保護層、粘附層和層間介質層，至暴露出所述半導體襯底，以在所述層間介質層中形成包括溝槽和位于溝槽下方通孔的刻蝕結構；在所述刻蝕結構內填充滿金屬材料，并去除所述硬掩膜層、保護層和粘附層。

其中，所述粘附層的材料為氧化硅，其以正硅酸乙酯為反應物形成，用以提高層間介質層與后續形成的保護層之間的粘附性，所述粘附層的厚度范圍為50?！?00埃。所述保護層的材料為通過化學氣相沉積工藝形成的氧化硅，用于作為通過刻蝕工藝在硬掩膜層中形成開口的停止層，所述保護層的厚度范圍為50?！?000埃。

然而，在對上述工藝形成的銅雙鑲嵌結構進行檢查時發現：部分銅雙鑲嵌結構發生缺失或者變形，嚴重影響了包括所形成銅雙鑲嵌結構的半導體器件的性能。

發明內容

本發明解決的問題是提供一種互連結構的形成方法，避免所形成的金屬插塞、金屬互連線或者雙鑲嵌結構發生缺失或者變形，提高包含所形成金屬插塞、金屬互連線或者雙鑲嵌結構的半導體器件的性能。

為解決上述問題，本發明提供一種互連結構的形成方法，包括：

提供半導體襯底，并在所述半導體襯底上由下至上依次形成層間介質層、粘附層、保護層和硬掩膜層；

在所述硬掩膜層中形成第一開口；

進行等離子體處理和清洗工藝；

以剩余的所述硬掩膜層為掩模，依次對所述保護層、粘附層和層間介質層進行刻蝕，直至在所述層間介質層中形成刻蝕結構，所述刻蝕結構包括通孔和溝槽中的一種或其組合；

在所述刻蝕結構內填充滿金屬材料，并去除剩余的所述硬掩膜層、保護層和粘附層。

可選的，所述粘附層的材料為氧化硅。

可選的，所述進行等離子體處理和清洗工藝包括：先采用包括氨氣的混合氣體進行等離子體處理；再進行清洗工藝。

可選的，所述進行等離子體處理和清洗工藝包括：先進行清洗工藝；再采用氨氣或者氮氣進行等離子體處理。

可選的，所述進行等離子體處理和清洗工藝包括：采用包括氨氣的混合氣體進行第一次等離子體工藝；進行清洗工藝；采用氨氣或者氮氣進行第二次等離子體工藝。

可選的，進行清洗工藝包括：先采用氫氟酸溶液進行第一次清洗處理，再采用雙氧水和EKC的混合溶液進行第二次清洗處理；所述雙氧水和EKC的混合溶液中雙氧水與EKC的體積比范圍為1:1～4。

可選的，所述刻蝕結構包括通孔和溝槽；以剩余的所述硬掩膜層為掩模，依次對所述保護層、粘附層和層間介質層進行刻蝕，直至在所述層間介質層中形成刻蝕結構包括：在所述第一開口內形成光刻膠層，所述光刻膠層中形成有第二開口；以所述硬掩膜層和光刻膠層為掩模，對所述保護層、粘附層和層間介質層進行刻蝕，至第二開口下方剩余預定厚度的層間介質層；去除所述光刻膠層；以所述硬掩膜層為掩模，刻蝕所述保護層、粘附層和層間介質層，直至暴露出所述半導體襯底。

與現有技術相比，本發明的技術方案具有以下優點：