[發(fā)明專利]多端口存儲(chǔ)器系統(tǒng)和用于多端口存儲(chǔ)器的寫電路和讀電路

在審

• 申請(qǐng)?zhí)枺?/td>: 201310217910.0
• 申請(qǐng)日: 2013-06-03
• 公開（公告）號(hào): CN104217752A
• 公開（公告）日: 2014-12-17
• 發(fā)明（設(shè)計(jì)）人: 黃永昌;湛斌;史祥寧
• 申請(qǐng)（專利權(quán)）人: 輝達(dá)公司
• 主分類號(hào): G11C11/413
• 分類號(hào): G11C11/413
• 代理公司: 北京市磐華律師事務(wù)所 11336
• 代理人: 董巍;徐丁峰

1.一種用于多端口存儲(chǔ)器的寫電路，包括數(shù)據(jù)總線反轉(zhuǎn)電路和用于寫的靜態(tài)I/O電路，其中：

所述數(shù)據(jù)總線反轉(zhuǎn)電路配置為對(duì)輸入數(shù)據(jù)進(jìn)行編碼，輸出經(jīng)編碼的數(shù)據(jù)至所述用于寫的靜態(tài)I/O電路，并且輸出至少一個(gè)編碼標(biāo)志位經(jīng)由附加的I/O電路至所述多端口存儲(chǔ)器的編碼標(biāo)志位存儲(chǔ)單元，用于指示所述輸入數(shù)據(jù)的編碼狀態(tài)；

所述用于寫的靜態(tài)I/O電路包括多個(gè)I/O位片電路，其中每個(gè)I/O位片電路連接到所述多端口存儲(chǔ)器的對(duì)應(yīng)的存儲(chǔ)單元的一對(duì)位線，并配置為根據(jù)從所述數(shù)據(jù)總線反轉(zhuǎn)電路所接收的所述經(jīng)編碼的數(shù)據(jù)的待寫位寫所述對(duì)應(yīng)的存儲(chǔ)單元，其中對(duì)于所述對(duì)應(yīng)的存儲(chǔ)單元，僅在兩個(gè)連續(xù)的寫周期內(nèi)所述待寫位不同的情況中，所述位線上的電位才改變。

2.根據(jù)權(quán)利要求1所述的寫電路，其特征在于，所述每個(gè)I/O位片電路包括連接在所述一對(duì)位線的第一位線和所述數(shù)據(jù)總線反轉(zhuǎn)電路之間的偶數(shù)個(gè)串聯(lián)的反相器，以及連接在所述一對(duì)位線的第二位線和所述數(shù)據(jù)總線反轉(zhuǎn)電路之間的奇數(shù)個(gè)串聯(lián)的反相器。

3.根據(jù)權(quán)利要求2所述的寫電路，其特征在于，所述偶數(shù)個(gè)串聯(lián)的反相器中的一個(gè)包括第一使能端，以及所述奇數(shù)個(gè)串聯(lián)的反相器中的一個(gè)包括第二使能端，其中當(dāng)所述第一使能端和所述第二使能端的輸入信號(hào)為低電平時(shí)，對(duì)應(yīng)的位線由所述待寫位驅(qū)動(dòng)。

4.根據(jù)權(quán)利要求1所述的寫電路，其特征在于，所述數(shù)據(jù)總線反轉(zhuǎn)電路包括判決電路、寫多路復(fù)用器和數(shù)據(jù)緩存電路，其中：

所述判決電路配置為將當(dāng)前寫周期的輸入數(shù)據(jù)和先前寫周期的經(jīng)編碼的數(shù)據(jù)進(jìn)行比較，以設(shè)置并輸出所述編碼標(biāo)志位至所述寫多路復(fù)用器和所述編碼標(biāo)志位存儲(chǔ)單元；

所述寫多路復(fù)用器配置為接收所述當(dāng)前寫周期的輸入數(shù)據(jù)，并且根據(jù)所述編碼標(biāo)志位來反轉(zhuǎn)所述當(dāng)前寫周期的輸入數(shù)據(jù)并輸出經(jīng)處理的數(shù)據(jù)，或直接輸出所述當(dāng)前寫周期的輸入數(shù)據(jù)作為經(jīng)處理的數(shù)據(jù)；以及

所述數(shù)據(jù)緩存電路配置為接收并緩存所述經(jīng)處理的數(shù)據(jù)，并輸出經(jīng)緩存的數(shù)據(jù)作為所述經(jīng)編碼的數(shù)據(jù)至所述判決電路和所述用于寫的靜態(tài)I/O電路。

5.根據(jù)權(quán)利要求4所述的寫電路，其特征在于，所述判決電路進(jìn)一步包括邏輯電路、計(jì)數(shù)器和比較器，其中：

所述邏輯電路包括與所述輸入數(shù)據(jù)的位數(shù)相同數(shù)目的異或門，用于對(duì)所述當(dāng)前寫周期的輸入數(shù)據(jù)和所述先前寫周期的經(jīng)編碼的數(shù)據(jù)進(jìn)行異或；

所述計(jì)數(shù)器配置為根據(jù)異或結(jié)果來對(duì)所述當(dāng)前寫周期的輸入數(shù)據(jù)和所述先前寫周期的經(jīng)編碼的數(shù)據(jù)中具有不同數(shù)據(jù)值的位數(shù)進(jìn)行計(jì)數(shù)；以及

所述比較器配置為通過將所計(jì)數(shù)的數(shù)目與所述輸入數(shù)據(jù)的位數(shù)的1/2進(jìn)行比較來設(shè)置并輸出所述編碼標(biāo)志位至所述寫多路復(fù)用器和所述編碼標(biāo)志位存儲(chǔ)單元。

6.根據(jù)權(quán)利要求1所述的寫電路，其特征在于，所述附加的I/O電路與所述用于寫的靜態(tài)I/O電路結(jié)構(gòu)不同。

7.根據(jù)權(quán)利要求1所述的寫電路，其特征在于，每個(gè)所述編碼標(biāo)志位指示所述輸入數(shù)據(jù)中的256位、128位或64位的編碼狀態(tài)。

8.根據(jù)權(quán)利要求1所述的寫電路，其特征在于，所述數(shù)據(jù)總線反轉(zhuǎn)電路設(shè)置為獨(dú)立的組件或者集成到所述多端口存儲(chǔ)器中。

9.一種用于多端口存儲(chǔ)器的讀電路，包括用于讀的I/O電路和讀多路復(fù)用器，其中：

所述用于讀的I/O電路配置為從所述多端口存儲(chǔ)器的存儲(chǔ)單元讀取數(shù)據(jù)和用于指示讀取數(shù)據(jù)的編碼狀態(tài)的編碼標(biāo)志位，并將所讀取的數(shù)據(jù)和所讀取的編碼標(biāo)志位傳送至所述讀多路復(fù)用器；以及

所述讀多路復(fù)用器配置為接收所傳送的數(shù)據(jù)，并根據(jù)所傳送的編碼標(biāo)志位來反轉(zhuǎn)所述所傳送的數(shù)據(jù)并輸出經(jīng)解碼的數(shù)據(jù)，或直接輸出所述所傳送的數(shù)據(jù)作為所述經(jīng)解碼的數(shù)據(jù)。

10.根據(jù)權(quán)利要求9所述的讀電路，其特征在于，所述用于讀的靜態(tài)I/O電路進(jìn)一步包括讀緩存電路，其包括由時(shí)鐘控制的鎖存器。

11.根據(jù)權(quán)利要求9所述的讀電路，其特征在于，所述讀多路復(fù)用器設(shè)置為獨(dú)立的組件或者集成到所述多端口存儲(chǔ)器中。