[發明專利]一種二階溫度補償的無運放全CMOS基準電壓源

有效

• 申請號: 201310216518.4
• 申請日: 2013-06-03
• 公開（公告）號: CN103309392A
• 公開（公告）日: 2013-09-18
• 發明（設計）人: 寧寧;趙思源;劉太忠;李天柱;吳克軍;吳霜毅;陳文斌;李亮
• 申請（專利權）人: 電子科技大學
• 主分類號: G05F1/567
• 分類號: G05F1/567
• 代理公司: 成都虹橋專利事務所(普通合伙) 51124
• 代理人: 劉世平

技術領域

本發明涉及模擬集成電路領域，特別涉及該領域中的一種二階溫度補償的無運放全CMOS基準電壓源。

背景技術

隨著集成電路技術的發展，集成電路設計和制造趨于高密度、高復雜度，高精度。在幾乎所有的模擬電路中，基準電壓源或基準電流源是不可缺少的基本電路模塊，具有高精度的基準電壓輸出對提高電路的性能尤為重要，因此設計具有高精度的帶隙基準電壓的電路成為了模擬以及混合電路設計的需求。在實際的基準電路中，除了要求盡可能低壓、低功耗、低溫度系數，高電源抑制比外，還要求盡可能小的版圖芯片面積。

傳統技術中的帶隙基準電壓源結構有以下幾個缺點：使用BJT工藝，占用了較多的芯片面積；使用運放結構,不僅增大了芯片面積,電路功耗也有所增加；低功耗的趨勢要求電路電流一再減小,使得占用相當面積的電阻使用成為必然,這勢必也增加了芯片面積。

傳統技術中的帶隙基準電壓源結構如圖1所示，其包括PMOS晶體管MP1和MP2，三極管Q1和Q2，第一至第三電阻R1、R2A、R2B，運算放大器OP101。PMOS晶體管MP1和MP2的源極均與直流電壓源VDD連接，柵極均與運算放大器OP101的輸出端OUT連接，第一個PMOS晶體管MP1的漏極與電阻R2A的一端相連，電阻R2A的另一端與運算放大器OP101的反相輸入端INN相連，并與三極管Q2的發射極相連，第二個PMOS晶體管MP2的漏極與電阻R2B的一端相連，電阻R2B的另一端與運算放大器OP101的同相輸入端INP相連，并與電阻R1的一端相連，電阻R1的另一端與三極管Q1的發射極相連，三極管Q1和Q2的柵極與集電極均接地。

在上述帶隙基準電壓源電路中，運算放大器OP101使電路處于負反饋狀態，鉗制A點與B點電壓，使兩點電壓相等，三極管Q1和Q2均為寄生縱向雙極晶體管（BJT）。帶隙基準電壓電路的基準電壓公式為：

Vout=VBE1+VTlnNR1(R1+R2B)]]>

在上式中，其中V_BE1為Q1的基極-發射極電壓，V_T為熱電勢V_T=0.026V，N為三極管Q1并聯的個數。由此可見，該基準電壓源是利用具有負溫度系數的雙極晶體管BE結的正向導通電壓V_BE與具有正溫度系數的熱電壓V_T相補償，獲得對溫度變化不敏感的基準電壓。

發明內容

本發明所要解決的技術問題是：提出一種新型的二階溫度補償的無運放全CMOS基準電壓源，解決傳統技術中的基準電壓源的結構帶來的占用芯片面積大、功耗高的問題。

本發明解決上述技術問題采用的方案是：一種二階溫度補償的無運放全CMOS基準電壓源，包括：電壓基準偏置電路、CTAT(與絕對溫度互補)電壓產生電路、PTAT（與絕對溫度成正比）電壓產生電路及基準電壓輸出級電路；所述電壓基準偏置電路的輸出端與所述CTAT電壓產生電路及基準電壓輸出級電路相連；所述CTAT電壓產生電路和與其滿足鏡像電流關系的所述基準電壓輸出級電路相連；所述PTAT電壓產生電路的輸出端與所述基準電壓輸出級電路相連；所述基準電壓輸出級的輸出端作為整個CMOS基準電壓源的輸出端，輸出恒定的基準電壓。

進一步，所述電壓基準偏置電路包括直流電流源、第一PMOS晶體管；所述第一PMOS晶體管的源端接供電電源，其漏端與其柵端相連，且其漏端與所述直流電流源的一端相連，所述電流源的另一端連接至地。這樣流經第一PMOS晶體管的電流將被鏡像給CTAT電壓產生電路以及基準電壓輸出級電路，以提供合適的偏置電流。