[發(fā)明專利]一種模加法器

有效

• 申請?zhí)枺?/td>: 201310213400.6
• 申請日: 2013-05-31
• 公開（公告）號: CN103324785A
• 公開（公告）日: 2013-09-25
• 發(fā)明（設計）人: 李磊;周璐;周婉婷;尹鵬勝;趙英旭
• 申請（專利權）人: 電子科技大學
• 主分類號: G06F17/50
• 分類號: G06F17/50
• 代理公司: 成都宏順專利代理事務所(普通合伙) 51227
• 代理人: 周永宏

1.一種模(2ⁿ-2^k+1)加法器，包括：n位HA1陣列，n+1位HA2陣列，n-k位HA2陣列，n-k位LF(Ladner?and?Fischer)前綴結(jié)構，k位LF前綴結(jié)構，n-k位CA1陣列，第一或門，第二或門，第一與門，1位反相器，n-k-2位或陣列，n-k-2位CA2陣列，第一異或門，CA2處理模塊，k位CA1陣列和n位異或陣列；

所述n位HA1陣列由n個HA1模塊并列組成，所述HA1模塊包括一個或門和一個同或門，所述或門的第一輸入端和所述同或門的第一輸入端連接在一起作為所述HA1模塊的第一輸入端；所述或門的第二輸入端和所述同或門的第二輸入端連接在一起作為所述HA1模塊的第二輸入端；所述或門的輸出端作為所述HA1模塊的第一輸出端，所述同或門的輸出端作為所述HA1模塊的第二輸出端；n個HA1模塊的n個第一輸出端作為所述n位HA1陣列的第一組輸出端，n個HA1模塊的n個第二輸出端作為所述n位HA1陣列的第二組輸出端；

所述n+1位HA2陣列由n+1個HA2模塊并列組成，所述n-k位HA2陣列由n-k個HA2模塊并列組成，所述HA2模塊包括一個與門和一個異或門，所述與門的第一輸入端和所述異或門的第一輸入端連接在一起作為所述HA2模塊的第一輸入端；所述與門的第二輸入端和所述異或門的第二輸入端連接在一起作為所述HA2模塊的第二輸入端；所述與門的輸出端作為所述HA2模塊的第一輸出端，所述異或門的輸出端作為所述HA2模塊的第二輸出端；n+1個HA2模塊的n+1個第一輸出端作為所述n+1位HA2陣列的第一組輸出端，n+1個HA2模塊的n+1個第二輸出端作為所述n+1位HA2陣列的第二組輸出端；n-k個HA2模塊的n-k個第一輸出端作為所述n-k位HA2陣列的第一組輸出端，n-k個HA2模塊的n-k個第二輸出端作為所述n-k位HA2陣列的第二組輸出端；

所述n-k位CA1陣列由n-k個CA1模塊并列組成，所述k位CA1陣列由k個CA1模塊并列組成；所述CA1模塊包括一與門和一或門，其中，所述或門的一個輸入端作為所述CA1模塊的第一輸入端，所述與門的兩個輸入端分別作為所述CA1模塊的第二輸入端和第三輸入端；所述與門的輸出端與所述或門的另一個輸入端相連接；所述或門的輸出端作為所述CA1模塊的輸出端；n-k個CA1模塊的n-k個第一輸入端、第二輸入端和第三輸入端分別作為所述n-k位CA1陣列的第一組輸入端、第二組輸出端和第三組輸入端；k個CA1模塊的k個第一輸入端、第二輸入端和第三輸入端分別作為所述k位CA1陣列的第一組輸入端、第二組輸出端和第三組輸入端；

所述n-k-2位CA2陣列由n-k-2個CA2模塊并列組成，所述CA2模塊包括一與門和一或門，其中，所述與門的一個輸入端作為所述CA2模塊的第一輸入端，所述或門的兩個輸入端分別作為所述CA2模塊的第二輸入端和第三輸入端；所述或門的輸出端與所述與門的另一個輸入端相連接；所述與門的輸出端作為所述CA2模塊的輸出端；n-k-2個CA2模塊的n-k-2個第一輸入端、第二輸入端和第三輸入端分別作為所述n-k-2位CA2陣列的第一組輸入端、第二組輸出端和第三組輸入端。

設A和B為所述模(2ⁿ-2^k+1)加法器的輸入，共有n位，分別為[n-1:0]，Y為所述模(2ⁿ-2^k+1)加法器的輸出，共有n位，為[n-1:0]，其中，A[u:v]，B[u:v]和Y[u:v]分別表示A、B和Y的第v位到第u位對應的數(shù)，具體連接關系如下：

所述n位HA1陣列的兩個輸入端分別用于輸入所述模(2ⁿ-2^k+1)加法器的兩個輸入A和B，所述n位HA1陣列的第一組輸出端輸出為g'[n-1:0]，第二組輸出端輸出為p'[n-1:0]；

所述n+1位HA2陣列的兩個輸入端分別用于輸入所述n位HA1陣列輸出g'[n-1:0]的對應位組合g'[n-1:0]#0以及所述n位HA1陣列輸出p'[n-1:0]的對應位組合0#p'[n-1:0]；所述n+1位HA2陣列的第一組輸出端輸出為g''[n:0]，第二組輸出端輸出為p''[n:0]；

所述n-k位HA2陣列的兩個輸入端分別用于輸入所述n+1位HA2陣列輸出g''[n:0]的對應位g''[n-1:k]以及所述n+1位HA2陣列異輸出p''[n:0]的對應位p''[n:k+1]；所述n-k位HA2陣列的第一組輸出端輸出為g'''[n:k+1]，第二組輸出端輸出為p'''[n:k+1]；

所述n-k位LF前綴結(jié)構的兩個輸入端分別用于輸入所述n-k位HA2陣列的輸出g'''[n:k+1]以及所述n-k位HA2陣列的輸出p'''[n:k+1]，所述n-k位LF前綴結(jié)構的進位生成組輸出為G[n:k+1]，傳播組輸出為P[n:k+1]；

所述k位LF前綴結(jié)構的兩個輸入端分別用于輸入所述n+1位HA2陣列輸出g''[n:0]的對應位g''[k-1:0]以及所述n+1位HA2陣列輸出p''[n:0]的對應為p''[k-1:0]；所述k位LF前綴結(jié)構的進位生成組輸出為G[k-1:0]，傳播組輸出為P[k-1:0]；

所述第一或門的兩個輸入端分別用于輸入所述n+1位HA2陣列輸出p''[n:0]的對應位p''[k]以及所述k位LF前綴結(jié)構輸出G[k-1:0]的對應位G[k-1]；所述第一或門的輸出為c1[k+1]；

所述第二或門的兩個輸入端分別用于輸入所述k位LF前綴結(jié)構輸出G[k-1:0]的對應位G[k-1]以及所述k位LF前綴結(jié)構輸出P[k-1:0]的對應位P[k-1]；所述第二或門的輸出為c0[k]；

所述第一與門的兩個輸入端分別用于輸入所述n+1位HA2陣列輸出p''[n:0]的對應位p''[k]和所述第二或門輸出c0[k]；所述第一與門的輸出為z1；

所述1位反相器的輸入端用于輸入所述n-k位CA1陣列輸出c1[n+1:k+2]的對應位c1[n+1]；所述1位反相器的輸出為c[0]；

所述n-k-2位或陣列的兩個輸入端分別用于輸入所述n-k位LF前綴結(jié)構輸出G[n:k+1]的對應位G[n-2:k+1]和所述第一與門輸出z1的對應連接位所述n-k-2位或陣列的輸出為z2[n-2:k+1]；

所述n-k位CA1陣列的第一組輸入端用于輸入所述n-k位LF前綴結(jié)構輸出G[n:k+1]，第二組輸入端用于輸入所述n-k位LF前綴結(jié)構輸出P[n:k+1]，第三組輸入端用于輸入所述第一或門輸出c1[k+1]的對應連接位所述n-k位CA1陣列的輸出為c1[n+1:k+2]；

所述n-k-2位CA2陣列的第一組輸入端用于輸入所述n-k位CA1陣列輸出c1[n+1:k+2]的對應位c1[n-1:k+2]，第二組輸入端用于輸入所述n-k位CA1陣列輸出c1[n+1:k+2]的對應位c1[n+1]的對應連接位第三組輸入端用于所述n-k-2位或陣列的輸出z2[n-2:k+1]；所述n-k-2位CA2陣列的輸出為c[n-1:k+2]；

所述第一異或門的兩個輸入端分別用于輸入和所述n-k位CA1陣列輸出c1[n+1:k+2]的對應位c1[n+1]和所述n+1位HA2陣列輸出p''[n:0]的對應位p''[k]；所述第一異或門的輸出為p'''[k]；

所述CA2處理模塊的第一輸入端用于輸入所述第一或門的輸出c1[k+1]，第二輸入端用于第一與門的輸出z1，第三輸入端用于輸入所述n-k位CA1陣列輸出c1[n+1:k+2]的對應位c1[n+1]；所述CA2處理模塊的輸出為c[k+1]；

所述k位CA1陣列的第一組輸入端用于輸入所述k位LF前綴結(jié)構輸出G[k-1:0]，第二組輸入端用于所述k位LF前綴結(jié)構輸出P[k-1:0]，第三組輸入端用于所述1位反相器的輸出c[0]的對應連接位所述k位CA1陣列的輸出為c[k:1]；

所述n位異或陣列的兩個輸入端分別用于輸入所述1位反相器輸出c[0]、所述k位CA1陣列輸出c[k:1]、CA2處理模塊輸出c[k+1]、所述n-k-2位CA2陣列輸出c[n-1:k+2]四項的對應的連接位c[n-1:0]以及所述n-k位HA2陣列的異或門組輸出p'''[n:k+1]的對應位p'''[n-1:k+1]、所述n+1位HA2陣列異或門組輸出p''[n:0]的對應位p''[k-1:0]、所述第一異或門的輸出p'''[k]三項對應的連接位p'''[n-1:k+1]#p'''[k]#p''[k-1:0]；所述n位異或陣列的輸出為所述模(2ⁿ-2^k+1)加法器的輸出Y。