[發明專利]一種基于鏈式SVG的雙DSP控制系統

有效

• 申請號: 201310210876.4
• 申請日: 2013-05-29
• 公開（公告）號: CN103311932A
• 公開（公告）日: 2013-09-18
• 發明（設計）人: 霍利杰;張裕峰;錢詩寶;李冰;王榮興;郭效軍
• 申請（專利權）人: 國電南京自動化股份有限公司
• 主分類號: H02J3/18
• 分類號: H02J3/18;H02J3/01
• 代理公司: 南京縱橫知識產權代理有限公司 32224
• 代理人: 董建林;許婉靜

1.一種基于鏈式SVG的雙DSP控制系統，主要包括至少兩片數字信號處理器DSP、一片現場可編程門陣列FPGA和若干片AD模數轉換芯片，模擬信號調理電路和光電信號轉換電路，其特征在于：所述兩片數字信號處理器DSP按照主從進行功能劃分，通過現場可編程門陣列FPGA中的RAM管理器進行高速數據交換；所述主DSP通過總線BUS1與FPGA相連，并且分別通過CAN總線和SCI通訊線與開入開出管理模塊和人機通訊管理模塊相連；所述主DSP還連接有實時時鐘，鐵電存儲器和RAM1；所述從DSP通過總線BUS2與FPGA相連，從DSP還連接有RAM2；所述RAM1和RAM2為主DSP和從DSP進行代碼仿真提供存儲空間；所述FPGA通過總線BUS3與光電信號轉換電路相連，光電信號轉換電路與外部功率模塊相連；所述FPGA與AD模數轉換芯片相連，通過模擬信號調理電路，接入模擬量接口。

2.根據權利要求1所述的一種基于鏈式SVG的雙DSP控制系統，其特征在于：所述開入開出管理模塊采集系統的控制開入量以及輔助系統的狀態開入量，并執行主DSPA給出的開出命令，包括報警、保護動作、運行狀態指示。

3.根據權利要求1所述的一種基于鏈式SVG的雙DSP控制系統，其特征在于：所述人機通訊管理模塊用以實現人機通訊功能，提供RS485、RS232或以太網接口，方便接入觸摸屏、上位機或用戶后臺中控系統。

4.根據權利要求1所述的一種基于鏈式SVG的雙DSP控制系統，其特征在于：所述控制系統與外部功率模塊之間通過3n對光纖進行數據傳輸，n為每相功率模塊串聯級數，每對光纖均由上行通訊光纖和下行通訊光纖組成：上行通訊信號的串行信息包括功率模塊的運行狀態、直流母線電壓以及溫度信息；下行通訊信號的串行信息包括功率開關器件的PWM脈沖信號和閉鎖信號。

5.根據權利要求1所述的一種基于鏈式SVG的雙DSP控制系統，其特征在于：所述從DSP讀取FPGA中的模擬量信息以及各功率模塊的直流母線信息，通過執行底層核心算法，計算出補償無功或諧波所需的調制波信息，并將此信息送到與其相連的數據總線BUS2上供FPGA讀取。

6.根據權利要求1所述的一種基于鏈式SVG的雙DSP控制系統，其特征在于：所述主DSP掃描開關量狀態，并執行人機通訊程序，通過總線BUS1讀取設備運行狀態、功率模塊運行狀態并按照一定的通訊協議送至人機通訊管理模塊；所述主DSP接收人機通訊管理模塊的控制指令，對控制指令、開關量狀態、設備運行狀態進行邏輯處理，響應人機通訊管理模塊的控制指令。

7.根據權利要求1所述的一種基于鏈式SVG的雙DSP控制系統，其特征在于：所述FPGA采集模擬信號以及功率模塊的工作狀態，主要包括以下功能模塊：

看門狗單元：用于接收主從DSP向FPGA定時發送的狀態脈沖信號，判斷CPU的工作狀態，當主DSP喂狗信號出現異常時，FPGA將主動復位主DSP；當從DSP喂狗信號出現異常時，FPGA將封鎖PWM脈沖發生器輸出，并復位從DSP；

RAM管理器：為不同的CPU及FPGA內部的功能單元分配了讀寫權限以及優先級，規范了FPGA寄存器的讀寫操作，提高了運行效率；

AD模塊：用于控制AD模數轉換芯片按照一定的采樣率進行工作，讀取AD模數轉換芯片轉換結果并存儲于相應的寄存器；

編碼/譯碼模塊：用于與功率模塊通訊時的解碼/譯碼，編碼/譯碼模塊將功率模塊上傳的串行信號解碼為并行信號并存儲于相應的寄存器，從PWM脈沖發生器讀取模塊的工作指令并轉換成串行信號，由光纖下傳至功率模塊；

PWM脈沖發生器：用于執行PWM調制，產生各級功率模塊工作所需的PWM脈沖信號，并按照預定規則將PWM脈沖信號分配到各功率模塊；?

所述看門狗單元與主DSP和從DSP相連接；所述主DSP和從DSP通過地址總線ADD和數據總線DATA與RAM管理器相連；所述AD模塊與AD模數轉換芯片的輸出端相連，AD模塊的輸出端與RAM管理器相連；所述譯碼模塊與光電信號轉換電路的輸出端相連，譯碼模塊的輸出端與RAM管理器相連；所述RAM管理器與PWM脈沖發生器相連，PWM脈沖發生器的輸出端與編碼模塊相連，編碼模塊的輸出端與光電信號轉換電路相連。

8.根據權利要求1所述的一種基于鏈式SVG的雙DSP控制系統，其特征在于：所述控制系統采用分層控制策略，分為底層控制，中間層控制和頂層控制；

所述底層控制由從DSP執行，從DSP通過數據總線BUS2由FPGA讀取所需的電壓、電流數據，執行核心算法，完成無功電流檢測、諧波電流檢測、母線電壓閉環控制以及電流閉環控制，產生系統運行所需調制波的幅值m和相位θ；

所述中間層控制由FPGA執行，用以進行模擬量采樣、輸入輸出信號預處理、功率模塊直流母線電壓平衡算法以及功率模塊信息處理；

所述頂層控制由主DSP執行，實現通訊的控制，包括通訊協議轉換、通訊狀態監測、控制參數存儲以及事件記錄、故障記錄。